随着半导体制程技术的进步，及计算机/电子产品对高速与高整合度芯片的殷切需求，越来越多的系统与周边功能经由更细微的制程及封装技术，结合而成为一颗拥有完整架构的单芯片成品。举例而言，个人计算机的系统芯片厂商非但已成功地运用0.25微米制程，将图形显示、影像次系统与核心逻辑主系统整合为一，更尝试进一步加入微处理器方块，以提供「信息家电」产品快速轻巧而又低价的强力引擎。

相对于芯片密度的日益提高，制程精密度势必要不断地压低，以取得合理的芯片面积和可接受的市场价格。然而，当制程技术达到0.35微米或更小的尺寸时，便会引发一些颠覆传统设计观念的议题。其中最重要一项变化为电路闸级间的接线延迟时间将会大过电路闸本身的延迟时间，导致旧有的时序仿真程序会造成极大的误差，无法准确地显示电路设计上实际的运作速度及时序，进而影响芯片实际生产时的产出量率及功能指针。

时序驱动设计流程
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