近十几​​年来随着半导体制程技术不断地进步，单一积体电路内含的电晶体数目就如同指数般跳升增加，为了符合以消费者为导向的个人化、行动化以及便利性的需求，那些原本散布在印刷电路板（PCB）上的元件也陆续被整合到一个晶片之中，使得崁入式核心（embedded core）与系统单晶片（system-on-a-chip；SoC）已渐渐成为超大型积体电路设计的潮流。一个高度整合的系统单晶片（SoC）也就应运而生。

可量测性电路设计需求

然而，在电路设计要求功能强大且又快又好的趋势下，IC设计厂商也不得不对外取得矽电路设计智慧财产区块（SIP；矽智产），对于如何验证与修改外部取得的矽智产以符合自己公司需求亦为IC设计厂商的重点。相对于电路设计者而言，也必须在设计之初就考量如何验证电路的正常功能，也因此可量测性设计（Design for Testability；DfT）的技术亦显得日益重要。为满足系统单晶片在消费性应用上低成本的需求，与增加设计测试复杂度的同时，又必须降低测试成本，IC自我测试技术也就应运而生。包括边界扫描（Boundary Scan）、自动测试向量产生电路（ATPG）、错误模拟测试工具（Fault Simulation）及内建自我测试（Built-in Self Test；BIST），如(图一)等解决方案。在众多自我测试技术的方法中又以内建式自我测试（BIST）能同时满足复杂度与低成本的要求。

早期自我测试技术受限于额外设计成本（Design Overhead）和测试结果错误涵盖率（Fault Coverage）不足，使得其应用几乎是乏人问津，而且传统的IC内建式自我测试技术也仅用于数位逻辑电路测试。但由于进入深次微米后，VLSI设计逐渐复杂化的今天，一个系统单晶片已不再单纯是数位逻辑电路所组成，而是还有其他为数不少的类比/混合讯号电路，不仅制造技术需要革新，设计技术亦有什多难关需要突破，例如杂讯速度、功率消耗。因此，测试的困难度与复杂度也随之提高。许多核心IP和模组的输出入也不易直接从SoC的输出入控制与测量，而且因为SoC之暂存器很多，测试的时间也随之拉长，即使是用最新的完全扫描（Full Scan）技术，仍需要很长的测试灌入时间（Test Application Time），使其测试成本居高不下。

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:此外，一般的测试机台（ATE）无法提供现阶段SoC所需要的快速测试讯号与大量测试向量（Test Patterns）的储存记忆空间，就算有，高速与高容量的测试机台也十分昂贵，而且又受限于IC上的可用引脚（Pin），所以，不可能找出一个IC中的所有错误。另外即时性测试（At-Speed​​ Test）也是SoC测试的困难项目之一，如(表一)所示，更别说单独针对类比/混合讯号电路如锁相回路（PLL）、类比/数位转换器（ADC）和数位/类比转换器（DAC）等核心SIP进行测试。因此，数位逻辑电路和类比/混合讯号电路之内建式自我测试技术又开始受到热烈的讨论。

可量测性电路设计要点

传统数位积体电路的内建式自我测试电路，可以采用边界扫描，如(图二)，或者是由自动测试向量?生电路的向量来进行测试，如(图三)。此种类型的测试方法，基本上会将所有待测元件都连接在一起，成?一个或多个扫描链。通常在待测元件中，会配置一个状态机（state machine）?生及分析所需要的测试向量，以测试模式工作时，测试机台串列扫入测试向量资料（对每一个扫描链载入），加上一个或多个功能时钟周期，然后扫出捕获的回应资料。

扫描方法实质上是把任何一个顺序设计变换成?组合设计。工程师把自动测试向量产生电路（ATPG）所产生的测试向量储存在记忆体中。透过扫描输入和输出这些记忆元件的资料，?工程师提供了充分的可控性和可观察性。但是缺点是通常得等到待测电路测试接近完成的时候，才能对待测电路（Circuitry Under Test；CUT）做出错误评量（fault grade）的动作，使得验证效能下降。还有内建式自我测试电路中记忆体的大小也会直接影响到边界扫描测试电路的可控性和可观察性。

《图二 边界扫描测试技术架构方块图》

类比/混合讯号内建式自我测试电路挑战

然而，类比/混合讯号电路的内建式自我测试电路的设计难度与复杂度更是远高于数位逻辑电路之内建式自我测试电路。因为类比/混合讯号电路的讯号大多为电压/电流等类比讯号，而且所要量测与验证的项目也随着电路的不同而有不同的需求，因此在类比/混合讯号电路的内建式自我测试电路的设计上，除了须考虑到数位积体电路内建式量测电路之设计技术，还需要考虑到在系统层级与电路层级，分别提供SoC内建式量测电路之设计技术，另外还必须提供SoC中类比/混合讯号电路测量所需要的内建式讯号源设计，用以产出高精确度的类比讯号，以降低杂讯的干扰，再将此讯号源电路应用于SoC之类比测试技术。可先做量测电路之自我测试，然后再做其他待测电路之高解析度的类比量测，用以降低测量的误差与杂讯的干扰。

更重要的是，此一内建式自我测试电路不能影响原设计之解析度和效能，如此，才是一个优良的类比/混合电路的内建式自我测试电路的设计。如此复杂的设计也势必会对晶片面积与效能带来冲击。有时候配置内建自我测试电路所需要的电路或逻辑闸数目，甚至会超过待测电路本身的大小。这也是类比/混合讯号电路的内建式自我测试电路技术远远落后于数位积体电路的内建式自我测试电路的主要原因。

内建自我测试（BIST）的技术之所以为大家所重视，其最大优点就在于测试向量（Test pattern）之产生及测试结果之验证大部分均在chip内部进行，因此测试设备的成本可大幅降低，而且由内部进行测试时，可同时检验数位电路中的multiple bits或类比/混合电路中的讯号或设计参数，不受输出与输入引脚（I/O pin）数目之限制，故测试的时间不见得会随着bit数增多而呈线性增加，增加核心SIP和模组电路之可验证性和可测试性，大幅降低验证和测试成本，有效解决SoC中类比/混合讯号电路、核心SIP和模组电路测试之困难。对未来日益复杂的系统单晶片而言，内建自我测试电路（BIST）实为量测之一大利器。

《图三 含自动测试向量?生电路的内建式自我测试技术架构方块图》

结语

目前已有多家EDA和SIP厂商开始研究并提供类比/混合讯号电路之内建式自我测试电路之设计自动化技术或矽电路设计智慧财产区块，虽然在「设计额外成本」、「障碍涵盖率」与「技术成熟度」还远不及数位逻辑电路之内建式自我测试电路，但是比起过去已有显著的进步，但仍有相当大的改善的空间，或许其研发成本或对外取得相关矽智产所需的价格也是令许多IC设计公司裹足不前的原因之一。但随着崁入式核心（embedded core）与系统单晶片的蓬勃发展，此一技术也许会有被广泛应用的一天。

延 伸 阅 读

为了降低测试的时间与成本，可测试性设计（Design for Testability；DFT）的技术对系统单晶片设计非常重要。在电路设计的初期即进行结构化DFT设计，能够提高测试的错误覆盖率，缩短设计周期与加快产品的上市速度。 相关介绍请见「 DFT工具发展趋势与主要厂商排名分析」一文。 SoC系由许多不同功能的IP整合而成，某些IP将因无外接脚，而无法测试。因此，可测性设计(Design for testability；DFT)与内建自我测试( Built-in self test；BIST)技术，对SoC设计而言，其重要性不言可喻。你可在「 IC测试技术趋势」一文中得到进一步的介绍。 由于制程技术的持续进步，使得大量的电路元件可以被制作在单一晶片上，再加上市场上对复杂度高以及运用功能强的需求，使得整个系统包括微处理器，记忆体等皆有可能整合到同一晶片上，以达到低功率、高效能、小体积以及高可靠度等诸多优点，也因此造就这一波晶片系统的设计趋势。在「晶片系统之设计、验证自动化与EDA特色研究」一文为你做了相关的评析。

市场动态

DFT enables higher defect coverage, faster time-to-volume and lower cost of test, through a collection of well-documented techniques used during design. To achieve the maximum benefit of DFT, the entire SOC development flow has to be capable of handling the DFT techniques, mandating tight links between design and test.你可参考 「Design-佛瑞-Testability（DFT）Solutions」一文。 联华电子与半导体设计软导厂商美商新思科技(Synopsys)共同宣布，双方已就联华电子0.13微米制程以及新思科技的Galaxy设计平台，合作发展出设计参考流程。为了要验证此设计参考流程的有效性， 新思科技的先进科技部门(Advanced Technology Group)采用联华电子0.13微米制程设计并试产了测试晶片，研究讯号完整性、电感效应以及多重临界电压最佳化设计方法，以做为联华电子制程验证中的一部份。 你可在「联华电子与美商新思科技携手为联华电子先进深次微米制程发展参考流程」一文中得到进一步的介绍。 SystemBIST is a complete plug-and-play?IC for flexible FPGA configuration and embedded test built upon several unique patent-pending architectures. SystemBIST is a code-less processor which enables design engineers to build high quality, self-testable and in-the-field re-configurable products.在「SystemBIST」一文为你做了相关的评析。