创新的深次微米CMOS技术

为解决时序子系统日益复杂的问题，深次微米CMOS技术的创新已能实现高度整合、低抖动的全新频率组件。为支持更大的弹性需求，时序子系统必须能在更广泛的频率范围中支持系统频率生成，此频率范围远大于先前所需。传统的高效能时序子系统的实现都是环绕着固定频率锁相回路（PLL）建置而成，这不太容易调整为可支持多重频率的运作。透过DSP以及使用优异CMOS制程技术制造的混合讯号电路，可解决支持弹性的问题，频率IC的弹性和效能亦可大幅提升。

就现阶段而言，低抖动时序子系统的建置需使用许多离散式高效能组件，以及用来隔离噪声的复杂电路板布局，还必须倚赖丰富的锁相回路专业经验，此类资源既不易搜寻，也难以养成。用以建置时序子系统的客制化PLL是采用昂贵、高效能、低抖动压控晶体振荡器（VCXO）或是压控SAW振荡器（VCSO）。离散式PLL还需要模拟设计专业技术，且其对于电路板层级噪声极为敏感，所以在进行设计和印刷电路布局时必需采取特别措施。再者，囿于VCXO和VCSO的固定频率本质，因此传统用来实现时序子系统的方法无法被轻易重新配置以支持非整数倍数的频率。为求满足多重频率的运作，就必须采用由许多不同频率的VCXO和VCSO所构成的PLL架构。此方法的明显缺点为需要额外的电路板空间、设计时间、设计风险、成本，以及物料成本管理。

《图一 DSPL示意图》

整合PLL电路

另一种方法为采用整合了芯片上PLL电路的抖动衰减倍频器，其最大特征为相对于一般抖动生成的最大抖动生成。能产生最大抖动的频率倍频器，可让硬件设计人员在数据路径和电路板上的时序组件间顺利分配抖动预算，并确保无论在任何情况下都有充足的余裕。此外还要检视频率倍频器可用的回路带宽选项。若参考频率的抖动衰减是必要的，则回路带宽通常为1 kHz或更少。最后，要确认频率倍频器可支持所有必要的频率规划。一个可提供抖动衰减和「任意频率」频率合成的捷频（frequency-agile）频率倍频器范例为Silicon Labs的Si5319组件。

频率倍频器保持锁定至参考频率，过滤不需要的抖动，并针对发射器生成一个多重频率输出频率。在选择频率倍频器时需特别谨慎，因为所有频率倍频器的设计并不相同。针对高速序列数据传输应用，唯有最高效能的频率倍频器才能提供可符合终端应用要求所需的抖动效能。

当需要系统层级的频率功能时，频率IC方案也会较离散式方案受到青睐。以输入频率间的无中断切换为例，在此情况下，频率IC会监视主要参考频率的质量，并在侦测到主要频率出现警示状况时切换至辅助参考频率。另一常见的系统层级频率需求为延期（holdover），在此情况中，当缺少有效参考频率时，频率IC会持续生成稳定的输出频率。针对系统层级的需求，各供货商已可提供相应的频率方案。

利用DSP技术发展多重PLL

所以，现在的频率方案如何在不牺牲效能的情况下消弥离散式PLL的需求及相关的复杂度？Silicon Laboratories利用DSP技术发展多重PLL，以实现可重新组态、捷频精密频率倍频器及抖动衰减。开创性的新技术实现了一个基于IC的方案，其效能与使用昂贵的VCXO或VCSO的离散式PLL无分轩轾，且能提供离散式PLL设计至今仍缺少的可组态捷频。例如，Si53xx系列可生成2 kHz至945 MHz间的任何输出频率，并业界首创可自2 kHz和710 MHz间的任何输入频率选择高达1.4 GHz的频率。捷频使单颗Si53xx芯片得以取代多个不同的离散式PLL，或是取代采用多重VCXO的复杂PLL设计。Si53xx的设计用以支持多重频率运作，为客户带来诸多好处，包括成本、电路板空间、材料成本以及设计和风险的减少。

藉由采用基于DSP的技术，现在的频率IC能将传统所有用来实现PLL的离散式组件整合为单一CMOS芯片。此方法能除去离散式PLL中每一电路元素间的噪声进入点，这些组件包括但不限于输入倍频器、VCSO、回路滤波组件、相位侦测器，以及输出缓冲器。因此，藉由提供更高的系统层级噪声来源免疫力，Si53xx系列能达到低至0.3 ps RMS的超低抖动效能，大幅简化了设计工作。为了提供高效能、全功能两者兼具的方案，现在的频率必须提供具有可选择带宽的整合型回路。此特性让设计人员毋需改变组件便能调整回路带宽，并能根据应用层级进行抖动效能的优化。此外，现在的频率能支持多达四个频率输入及五个差动频率输出，毋需额外的倍频器和扇出（fan out）缓冲器－传统上这些组件会出现在现今的复合时序子系统中。

利用DSP技术的频率也能大幅简化设计及现今时序架构的供应链问题。藉由完全整合频率可重新组态的PLL，可省下设计独立PLL的时间，且PLL的专家可以转而去解决其它更重要的设计问题。

传统VCXO/VCSO PLL与Si53xx任意频率精密频率比较表

结语

时序子系统通常是电路板设计的最后环节，因此，对于硬件设计人员而言，基于DSP的频率所提供的弹性带来莫大好处，这也让他们得以避免设计风险，不再受到供应链的限制，减少需要库存的组件数量，且毋需依赖昂贵的晶体振荡器 － 此石英的性能会随着时间和温度而下降。最后，虽然这在电路板设计中并非是对成本最敏感的部分，但是相较于使用多个离散式PLL，使用任意频率频率IC仍能省下不少成本。将复杂的PLL功能转移至数字电路，也更利于未来的创新及空间和成本的降低，以开创更佳产品蓝图，这些远非传统技术所能承诺的。