我国矽导计画中的「晶片系统国家型科技计画」，其目标是在未来三到五年间为台湾建立丰富的矽智财（Silicon Intellectual Property；SIP）、整合电子设计自动化（Electronic Design Automation ；EDA）软体、提供优良的设计环境，供全球系统设计厂商使用。使台湾能在制造利基上继续做强有力的发挥，同时再开创出新的设计优势，达到垂直整合的效果，从而在世界半导体、资讯与电子业扮演举足轻重的角色。国家晶片系统设计中心（Chip Implementation Center；CIC）李镇宜主任指出：「晶片系统国家型科技计画是把台湾推向世界级晶片设计的计画，矽产业的成功关键在于先进的晶片系统设计能力，提升晶片系统设计必须仰赖电子设计自动化技术方能完成。」可见得电子设计自动化对于积体电路产业的重要性。

电子设计自动化

电子设计自动化是指利用电脑辅助软体将复杂的晶片设计过程自动化，以协助工程师设计电子产品，并且缩短产品的开发时间，以及提高市场竞争力。早期电子设计自动化的目的只是要利用电脑辅助软体自动产生光罩（Mask），以取代费时的手工布局（Layout）并避免错误。然而，随着半导体制程技术不断演进，电路复杂度的上升速率远大于晶片设计工程师设计生产力（Design Productivity）的上升速率，如(图一)。因此对于拥有上百万个逻辑闸的设计，晶片设计工程师专注于电路元件连结之描述，而将其余大部分的工作交由电脑自动合成（Synthesis）、摆置（Placement）与绕线（Routing） 、验证（Verification）以及测试（Testing）。

《图一 设计生产力的危机》

电子设计自动化大致可分为两个阶段：与逻辑设计（Logic Design）相关的前段流程以及与实体设计（Physical Design）相关的后段流程。

逻辑设计流程

如(图二)所示，当欲制造的设计规格订定好后，晶片设计工程师利用硬体描述语言（HDL），如：VHDL、Verilog，将欲制作的设计规格等资料撰写成程式，再利用电脑软体来合成这些程式，而完成每一个逻辑闸及彼此之间连结关系的电路描述档（Netlist）。因为合成出来的电路描述图与欲制作的设计规格可能不尽相同，因为必须另外利用一个具有模拟（Simulation）及验证功能的软体工具，在电脑上对这个合成出来的电路描述图作电路的模拟执行及验证，如果不符合当初所规定功能的话，晶片设计工程师就必须修改程式、重新执行模拟和验证，直到模拟验证出来的结果符合订定的规格，这一个阶段称之为逻辑设计。

《图二 逻辑设计流程图》

实体设计流程

完成逻辑设计阶段后，便将通过模拟及验证的电路描述档送给实体设​​计阶段。实体设计的目的是将电路描述档转成制程所需要的光罩。如(图三)所示，在实体设计流程中，先以阶层（Hierarchical）的方式对电路进行分割（Partitioning）及平面规划（Floorplanning），然后将电路单元（Cell）摆置于二维空间中，然后再利用可用的金属层进行绕线。最后将多余的空间做压缩（Compaction）后，萃取（Extraction）出电阻及电容值并进行模拟及验证。如果绕线结果无法满足设计规格，则必须重新绕线，甚至重新进行分割、平面规划、摆置等程序。

《图三 实体设计流程图》

实体设计的前瞻研究领域

奈米科技（Nanometer Technology）为下世代重要的前瞻技术，美、加、日等先进国家皆已提升该技术为国家型计划，政府有鉴于此，亦开始进行此项国家型计划。在奈米积体电路制程技术下，元件尺寸小于100 nm，由于有较小的元件形状（Device Geometry）、较大的晶元尺寸（Die Size）、较快的上升时间（Rise Time）、较高的操作频率（Operating Frequency）和较低的操作电压（Operating Voltage），这些变化使得晶片设计在各阶段皆面临许多崭新的挑战。尤其实体设计阶段乃决定电路元件及其连线之实际位置，此受制程技术之影响甚巨，因此产生极多的研究问题亟待解决。兹以设计层次的观点说明实体设计的前瞻研究领域如下。

制程（Process）

在奈米技术的制程中，次波长微影技术（Sub-Wavelength Lithography）容易​​产生晶元上电路元件及连线尺寸形状的变异。此变易有可能造成无法预期的电路行为，而使设计者所做的最佳化徒劳无功。因此，如何在实体设计中降低因制程变异（Process Variation）而产生的问题，如时脉不对称（Clock Skew）、延迟（Delay）、串音（Crosstalk）等，及光学制程修正技术（Optical Proximity Correction，OPC）修正制程的误差以提高良率等研究，实为重要的研究课题。

由于化学机械研磨（Chemical-Mechanical Polishing，CMP）技术的进步，使得绕线层数得以显著地增加。在化学机械研磨技术中，因布局形状（Layout Pattern）的变异会导致各层间介质（Dielectric）厚度的改变，进而造成良率（Yield）的降低及影响电路的效能（Performance）。因此，如何解决制程布局形状变异的问题，如填充金属（Metal-Fill Patterning）及其衍生的多余电容（Dummy Feature）等，为可生产性设计（Design For Manufacturability）重要的研究课题。

模型（Modeling）

随着操作频率的提升、超长连线的出现及讯号上升时间的减小，电感（Inductance）的效应已开始显著。此衍生以下的重要研究课题：

根据Moore定律，集积度（Logic Capacity）每十八个月增加一倍，使得单位面积的晶片消耗电能以及热能累积上升，进而造成了漏耗功率（Leakage Power）及热源（Thermal）的问题，并成为未来实体设计的瓶颈，因此建立准确的热源及漏耗功率模型将是重要的研究课题。

设计最佳化（Optimization）

面积、讯号延迟和功率为传统设计自动化中最重要的设计准则（Metric）。然而在奈米技术时代，讯号完整性（Signal Integrity）、可靠度（Reliability）及热源的重要性日益提升，此使得杂讯（Noise）的处理（如电容与电感所造成的串音、接地反弹（Ground Bounce）等）、电磁干扰（Electromagnetic Interference，EMI）的防制、电子迁移现象（Electromigration）的避免及散热（Heat Dissipation）等，须与上述传统准则并列考量。如何在实体设计各阶段，以有效的技术，如调整电路元件尺寸（Buffer Sizing）、调整导线形状（Wire Sizing）及位置、加入导线遮罩及缓冲器（Shielding/Buffer Inserting）等方法，来解决前述准则的同步最佳化，为奈米电路设计自动化重要的研究问题。

目前的电子设计自动化工具大多仅能处理因电阻和电容所产生的效应，随着电感效应的显现，我们须发展能同步考虑电阻、电容和电感的实体设计工具；如电阻－电容－电感（RLC ）、以时序为导向（Timing-Driven）、以杂讯为导向（Noise-Aware）的绕线器（Router）等。

除了一般讯号线外，时脉（Clock）及电源╱接地网（Power/Ground Network）的设计自动化也是目前重要的研究课题。时脉树通常具有最大的扇出（Fanout）、绕经最长的距离及需最高速的操作处理。因此如何设计省电、具有最小时脉不对称（或最佳的时脉不对称定序（Skew Scheduling）），并能考虑制程变异及边缘转换率（Edge Rate）且含有缓冲器的高速时脉树（Buffered Clock Tree）为高速数位电路设计不可或缺的一环。而电源╱接地网的设计旨在决定网的拓朴结构（Topology）及其导线的宽度，以使用最小的面积，并防制压降及电子迁移现象等所造成的讯号完整性及可靠度问题。由于操作电压的日益降低，压降所造成的杂讯，更容易造成电路无法正常运作，此对奈米电路的设计产生更严厉的挑战。

设计方法（Methodology）

在奈米技术下，电路之连线（Interconnect）为决定效能（performance）的最关键因素，因此设计全程皆需考虑连线的效应，即以连线为导向（Interconnect-Driven）之设计流程，以达成速度封闭性（Timing Closure）及设计收敛（Design Convergence）。此相关研究主题有以布局为导向（Layout-Driven）的逻辑合成，以连线为导向的摆置╱平面规划，以及缓冲器规划（Buffer Planning）等。

由于元件的缩小及晶元尺寸的变大，电路的复杂度日益增高，而具有千万个逻辑闸的单晶片已有量产。然而目前能处理极大型电路的实体合成及分析工具，如针对超大型积体电路分割器、摆置器、平面规划器、绕线器、电阻－电容－电感萃取器等）却极为匮乏，因此发展方法（如阶层化╱多阶层化架构（Hierarchical╱Multilevel Framework）及渐进式更新设计（Design with Incremental Update）等，以辅助极大型电路之设计，并提升设计生产力，为当今的重要研究课题。

由于奈米技术下设计复杂度的与日俱增，阶层化设计与智产区块（IP Block）已渐被使用，此趋势使得区块层级（Block Level）的摆置╱平面规划╱绕线及其时序预算（Timing Budget）的决定，对电路设计品质的影响变得更为重要。因此发展快速具弹性，且能处理各种条件限制（如面积、讯号延迟、杂讯等准则及区块间对齐（Alignment）、相接（Abutment）、邻近（Proximity）、障碍物（Obstacle）、对称性等限制）的智产整合工具，日益受到重视。

结语

一个动则数十万个逻辑闸的晶片，从订定规格到制造出来，绝对不可能完全由人工来处理。有效的利用电子设计自动化软体不仅可以协助工程师设计电子产品，并且可以大幅地降低产品的开发时间，以提高市场竞争力。然而随着制程技术的演进，晶片整合的电晶体数量越来越多，操作频率也越来越高，许多新的实体效应也一一浮现出来。如何发展出可快速且精准地解决这些实体效应的演算法及元件模型，将是重要的研究课题。

（作者陈泰蓁为台大电子所博士班研究生、张耀文为台大系统晶片中心研究教授）

＜参考文献

[1] 奈米国家型科技计画网站, http://nano-taiwan.sinica.edu.tw

[2] 晶片系统国家型科技计划网站, http://nsoc.eic.nctu.edu.tw

[3] 国家晶片系统设计中心网站, http://www.cic.edu.tw

[4] Jan M. Rabaey, Anantha Chandrakasan, and Borivoje Nikolic, Digital Integrated Circuits: A Design Perspective, 2nd Ed., Prentice Hall, Inc., 2002.

[5] Semiconductor Industry Association, International Technology Roadmap for Semiconductors 2001 Edition, 2001.

[6] Sadiq M Sait and Habib Youssef, VLSI Physical Design Automation: Theory and Practice, World Scientific Publishing Co., 1999.

[7] Majid Sarrafzadeh and C. K. Wong, An Introduction to VLSI Physical Design, McGraw-Hill Science, 1996.

[8] Naveed Sherwani, Algorithms for VLSI Physical Design Automation, 3rd Edition, Kluwer Academic Publishers, 1999.

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