随着资讯爆炸时代的来临，对高传输量的无线及有线通讯系统的需求大增，在这些通讯系统中都可以发现到锁相回路（phase-locked loop）的踪影，而在各种PLL的研究中，非整数锁相回路（fractional-N PLL）则是重要的研究主题，本文将针对fractional-N PLL之运作原理以及其应用做一概念性的介绍。

概述

(图一)为典型锁相回路示意图，其动作原理在[1]、[2]有详细说明，在传统的PLL电路中，其frequency divider除数N为整数值，顾名思义fractional-N PLL的除数N将不再是整数值。以下以频率合成器（frequency synthesizer）为例说明fractional-N PLL为何会逐渐受到瞩目。首先根据字面上的意思可知道除整数频率合成器的除数为整数，即是输出频率为参考频率的N倍（fout=Nfref），在无线通讯系统中的频率合成器若采用除整数PLL的方式，其通道的距离（channel spacing）即为参考频率（fref）。但对无线通讯而言，频谱资源有限，所以若希望将频谱细分给更多使用者，就要将通道的距离缩小（较高的频率解析度），这势必要把参考频率下降；但为了确保PLL的稳定性（stability），必须把回路的频宽也随之下降，但这将使得频率合成器的跳频锁定时间（settling time）变长，因此可以得到一个结论：在除整数的PLL架构中，追求快速的跳频锁定时间与较高的频率解析度在设计上的取舍是互相抵触的。为了解决此困境，fractional-N PLL的技术便随之孕育而生，它不但能够解决上述的问题，而且其除数（dividing ratio）也可以被设计的比较小（与除整数PLL相比），在PLL的设计考量上，较低的除数可以抑制由frequency divider所贡献的输出杂讯，这也是fractional-N PLL的优点。
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