半导体设计的演进，由最早期的电晶体层次进化到ASIC阶段的闸层次，已使得gate-array技术大幅提升了设计生产力。在这之后，制程技术又历经了数年的进步，又更加强化了另一个设计层面需求，以求取更大的生产力变化。这个需求，即是目前晶片业界所惯称的虚拟元件(Virtual Component)系统单晶片(System-On a Chip;SOC)设计平台。这个平台是由智慧财(IP)观念中的可重复使用虚拟元件(VC)所推动，并以深次微米(DSM)晶片实现的高阶设计环境。

为了统一SOC的定义，于1996年成立的Virtual Socket Interface(VSI)联盟，简称VSIA，孕育出了一套设计及整合可重复使用IP区块的开发及辨识标准，将系统晶片定义为一个「高度整合的元件，又可视为System-on-silicon、System-LSI、System-ASIC及System-level integration等元件」。而晶片设计界则将整合数个功能元件的单一完整晶片或晶片组通称为SOC元件。

(表一)所示为各种应电产品推动半导体制程技术及系统晶片的需求/时间表。典型的设计模式已由过去的Top-Down模式演变为数个独立的设计团队，个自开发不同的功能方块(如Core-logic、Memory、Graphic、Network等)，再透过系统组合的程序完成最后的产品。

《表一 制程技术的进步》

在此前提之下，当VSIA正大力培植SOC产业的同时，大部份的半导体公司都同意重复使用的IP将是未来继续生存的要素。此外，这些大公司也都相信它们目前所拥有的技术，已足够进行公司间内部的IP重利用设计工作。不过实际的结果却显示，即使是一个IP分界及定义非常明确的单一公司，仍然无法精密地将IP重复使用于不同的工具、制程及测试环境之内。在正确地应用IP之前，建立完整的装置系统以明确地表达IP开创 、取用、整合、保护、价值、辨识、目标及支援等特性，才能有效地提升设计的生产力。

IP重复使用瓶颈与生产力评估

IP重复使用的瓶颈可由四个特征进行分析、即取存、运用、设计流程及生产力评估。 (图一)将重复使用的模式对映至TDD(时序驱动设计)、BBD(区块基础设计)及SOC设计流程等三种演化过程。在此过程中，需逐步加入更多取存、预先审核及设计流程等工作量，但却可换得跃进式的生产力及运用性提升幅度。在早期IP成熟度不高的年代，重用的时机是在设计实作的阶段；然而当重用成为设计的惯例后，便须在产品规划阶段即开始着手考量。

《图一 IP重利用的技术演进》

个人的IP重利用模式

在传统的ASIC及时序驱动设计(TDD)环境中，重复利用的取存都以经验为准则，运用范围也止于个人或小组的设计重行使用。其它人若需使用此一电路，只能求助于原始的设计人。与有组织的IP架构相比较，这种方法完全设有特定的规则可遵循。请参阅(表二)。

《表二 个人重利用模式》

外部提供的IP重利用模式

以区块为基础的设计模式，促使由外部寻找IP重利用设计的机会大幅增加。外部供应IP重利用设计的模式，由于可马上取得既有的RTL或电路描叙档案，因此可快速地对其进行修改，以满足自有系统的要求而加速设计时效。这种方法的效益评估非常难以量化方式来表达，最主要的关键在于取得之IP是否具有完整的说明文件，是否满足主系统设定的限定条件，是否配有足够的测试标竿，及主系统是否有足够开放的架构，以采用现存的设计等主客观环境的配合程度。对许多大型半导体公司而言，最大的障碍应是来自于资讯的取得与其完整程度(表三)。

《表三 外部提供的IP模式》

核心功能(Core)重利用模式

当设计部门已成熟到采用以区块为基础的阶层式设计流程后，IP重利用的模式即可进一步改良。改良的方式是透过采用矽晶片上实际的区块(包括晶片尺寸、时序、接脚间距及功率等数据)资讯而达成。这种设计方法具有下列特点：

正确地说，上述的改进同时升级了IP重用内容的品质与取存的便利性。成熟的区块架构设计流程，重利用及管理市场压力等因素相互结合后，实际上打破了IP重利用的非技术性障碍。愈来愈多的大型复杂区块以GDS Ⅱ硬式核心(Hard Core)的型态出现。设计部门也开始划分为系统设计、晶片整合及区块管理等细部团队。测试指标也必须从最顶层(Top)执行，而非各自对不同区块独立开发(表四)。

《表四 核心功能的重利用模式》

一旦设计流程迈入成熟阶段，生产力便自然地提高，而可预测度也随之增加。此时，IP重利用市场的扩增主要是来自较佳的核心区块特性、大众化的取存管道、更好的品质及IP种类数目的增加。这也意味着整体设计中的重复利用IP百分比与日增加，因而简化了设计程序。

虚拟元件(Virtual Component)重用模式

由IP转换到虚拟元件的阶段，将会由于个别的管理及整合分工而获致最大的生产力效益。虚拟元件(VC)是一群针对特定应用系统环境而预先定义、预先验证并塑作的区块元件。虚拟系统设计可创造出一群适用于特殊市场的商用等能，功率、汇流排、可靠度、可生产率、成本及I/O等元件。实际而言，虚拟元件(VC)的重利用模式是针对一个整合及生产环境，作专门的最佳化处理，包含工具及制程两方面。核心区块的IP重利用模式可增加1.5至3倍生产力，但虚拟元件IP重利用模式却能增加10倍的生产力，差别极大。除此之外，由于虚拟元件已针对技术及生产条件做过个别应用领域的最佳化整理，因此为了抢先推出市场而损失的晶片尺寸及性能效益也会减少许多(表五)。

《表五 虚拟组件的重利用模式》

由传统晶片设计方式转移至SOC环境的先决条件是：IP重利用时不会产品及时上市及晶片成本的优势。现有的以电路合成为中心的设计流程只能处理软式(Soft)的RTL层级IP区块，还需附加足够的支援、文件整理及取存机制，才有机会把设计生产力提高1.5至3倍，代价确实很大。但在今日，系统整合晶片至少需要10倍以上的生产力，才足够满足产品上市的时程压力。因此以设计架构为中心的模式，不但能重复运用虚拟元件，又不会改变原有设计环境，应是一种最佳的升级考量。