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Cadence:與合作夥伴之間的「信任度」得來不易
不同以往的製程,垂直整合將扮演重要角色

【作者: 陳韋哲】   2013年06月19日 星期三

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為了讓下一代的行動處理器提供更快,更省電的優勢,晶片公司、晶圓廠和EDA公司都致力於推進晶片製程技術,目前發展重點無疑聚焦於16/14nm及FinFET製程,並已交出不錯的成績單。在這場技術革命中,益華電腦(Cadence)投入龐大的研發資源,並建立更緊密的夥伴關係,其晶片設計實現事業群研發資深副總裁徐季平(以下簡稱徐)博士則扮演了重要的推手角色。CTIMES特別邀請徐博士和CTIMES總編輯歐敏銓(以下簡稱歐)針對半導體業先進製程技術以及未來發展狀況議題共同探討,以下為專訪重點整理:



圖一 : Cadence研發全球副總裁徐季平
圖一 : Cadence研發全球副總裁徐季平

歐:對半導體產業來說,現在是一個更複雜的年代,沒有人能懂所有的技術、通吃所有的市場;因此現在也是一個合作的年代,而且要深度合作,才能共同渡過技術難關。您堪稱是EDA技術的領航者,請談談近來的產業變化。


徐:確實如此。今日的半導體市場,自己關起門來做是沒有結果的,為了要解決先進製程設計時所面臨到的挑戰,就必須仰賴晶圓代工、EDA、IP三方夥伴一起協力解決。


我們非常重視與生態系統夥伴的合作關係,就拿我們與ARM以及TSMC一起合作開發的ARM Cortex-A57的測試晶片為例,這顆處理器是第一顆採用FinFET製程技術的設計,其所使用的邏輯閘數量大約一千萬個,使得設計困難度變得相當高。為了達成使命,我們三方公司所組成的12人聯合工程師團隊裡,Cadence的工程師便佔了7位,這7位工程師又同時擁有將近一千名的研發團隊擔任技術後援,大家一同投入將近6個月時間進行開發,才得以順利將開發計畫完成。


歐:現在要開發先進製程,不僅要跨領域合作,巨額的投資更是一大門檻。你們投了不少錢吧?


徐:當整個半導體產業開始由32nm、28nm轉往22nm、20nm與FinFET架構發展之際,投注相當龐大的金額用於研發,來解決先進製程的挑戰,其中在製程開發方面就佔了20~30億元美金;在設置晶圓廠方面更砸下重金將近70億美金。為了要讓製程技術更加進化,相關業者無不卯足了勁,EDA業者同樣投入不少投資金額,我估計EDA產業所耗費的研發金額至少超過12~16億美金。


整體上來看,從32/28nm進入22/20nm的階段,半導體業者的投資大約成長了兩倍,而EDA工具就佔了其中的四成。現在要從22/20nm進到16/14nm,投資門檻當然更高了,這對EDA業者或我們的夥伴來說,都是很大的挑戰。不過,成果還是相當令人興奮的。


歐:聊聊這些成果吧!


徐:我們與TSMC、IBM、ARM、Samsung等多家廠商都有14nm以及16nm的FinFET製程技術的合作開發案。當中包括跟Samsung共同合作採用14nm FinFET製程技術的ARM Cortex-A7晶片處理器測試晶片設計定案(Tape Out),以及借助IBM FinFET製程技術的ARM Cortex-M0晶片處理器也已進入設計定案階段。另外,我們更在今年4月與TSMC的16nm FinFET製程技術上成功實現ARM Cortex-A57晶片處理器測試晶片,該測試晶片是採用Cadence Virtuoso客製化設計平台、Cadence RTL-to-signoff流程、ARM Artisan以及TSMC的記憶體巨集所設計。


由於我們持續投注了非常多的資源,我想Cadence目前在14/16nm FinFET製程技術方面已居於市場的領先地位。這對我們來說可是重要的里程碑,畢竟在這當中所面臨到的設計與技術挑戰,都需要我們以及TSMC、ARM等多方的工程師共同合作,才能夠讓晶片客戶使用到採用全新IP的製程技術,來實現具有低功耗且高效能的SoC。


歐:可否再多談談與TSMC之間的合作狀況?


徐:半導體技術的開發大致可分為exploration、feasibility和implementation等階段,過去Foundry業者往往要進入到implementation階段才會找EDA公司開始合作。然而,我們與TSMC之間的合作從最早期的設計流程就已經展開,由此可看出TSMC對我們的信任度相當高,這種「信任度」的建立得來不易。


如今我們與TSMC簽署了一份為期多年的協議案,特別針對行動、網路架構、伺服器與FPGA應用軟體的先進製程設計,合力開發16nm FinFET技術專屬設計基礎架構。


圖二 : 徐季平認為FinFET技術能為電子產業帶來全新格局。
圖二 : 徐季平認為FinFET技術能為電子產業帶來全新格局。

歐:關於目前業界陸續跨入FinFET架構,其中的重要挑戰為何?


徐:對於EDA業者來說,FinFET是屬於全新的多重閘極3D電晶體,與其他新技術相同,FinFET技術也帶來了不小的設計挑戰,尤其是對於客製/類比的設計人員來說更是顯著。傳統的平面電晶體設計,標準單元設計人員能夠更改電晶體的寬度,但是現在不能改變鰭(Fin)的高度或寬度,所以提高驅動器強度的最佳做法便是增加鰭的數量,而增加的個數必須為整數,不能添加四分之三的鰭。


除此之外,另一個挑戰來自於3D技術本身。由於「3D」代表必須萃取和建模更多的電阻(R)以及電容(C)寄生,所以設計人員不能再只是為電晶體的長度和寬度建模,電晶體內的Rs和Cs,包括本地互連、鰭和閘極,對於預測電晶體的行為都是相當重要的。


由於製程技術目前已經進展到14nm以及16nm的FinFET,對於整個半導體產業來說,可說是一項全新且嚴峻的設計挑戰。如果想要去克服這項挑戰,整個生態系統就必須更加密切合作與開發。未來如果相關業者能夠協力合作且推動,FinFET技術必定能夠位電子產業帶來全新的格局。


歐:你們協助ARM實現其64-bit高效能處理器,未來ARM與Intel勢必在這領域短兵相接,您怎麼看Intel與ARM 在64-bit市場的競爭優勢?


徐:就效能表現來看,由於Intel製程技術上仍領先於ARM約2-3年,再加上在64-bit市場已經營多時,在目前的競爭上居於上風,不過,ARM的低功耗優勢仍是很大的賣點。問題是2-3年後呢?我相信不論是效能或功耗表現,兩者在技術上的差異會愈來愈小,而且即使Intel繼續在製程上領先,ARM的的使用者還能透過最佳化的架構來提升其性能表現。


因此,未來兩者的競爭,與其說是技術之爭,不如說是經營模式之爭。也就是說,Intel賣的是晶片,而ARM賣的是IP,這已決定了兩者面對市場的差異。Intel是什麼都做好了才會拿出來賣,ARM則是將核心做強,並提出完善的設計架構與工具,其他的整合、優化與差異化工作,就交給用戶或3rd party來定義與實現。這兩種模式各有優缺點,未來在高階電腦的市場會偏向何方,還有待觀察。


歐:最後想請教的是,就技術及投資門檻而言,先進製程的發展似乎愈來愈嚴峻,您認為摩爾定律會怎麼走下去呢?


徐:從16/14nm進展到10nm的研發工作已經開始展開,所面臨的技術挑戰也更大,不過可以肯定是半導體業必然會過渡到這個新製程階段。但就矽製程來說,發展到7nm可能就會面臨物理上的極限,到這時候,恐怕就得仰賴奈米碳管等革命性的替代技術來接手。


投資成本的節節升高,確實也為新世代製程的推展造成不小的阻礙。在過去,由於新製程的優勢明顯,一旦可以量產了,晶片大廠二話不說地就會買單跟進,但現在會想很久,既有製程還能用或改善,就再用一陣子吧。


不過,大家終究會買單的。以16/14nm的FinFET來說,在強大的市場競爭壓力之下,我認為前三十大的晶片廠很快就都會採用,而當產量變大,晶片的成本自然逐步下降,也就有更多廠商有能力引進先進製程。因此,長遠來看,今日的先進技術都會成為未來的普及技術,而受惠的,則是所有的消費者。


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關於徐季平


徐季平博士現任Cadence晶片實現事業群研發資深副總裁,除領導數位積體電路產品生產線外,他開創並在Cadence的組織內部不斷帶領Power Forward的研發。此前,他是Cadence公司產品技術部的首席戰略官和綜合解決方案全球副總裁。在Get2Chip於2003年4月與Cadence設計系統公司合併之前,他曾擔任Get2Chip的總裁首席營運官。


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