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CPU节能功率已面临瓶颈
前面三期,我们说明了3D IC 的历史原因与其优点。在这一期里面,我们将特别详细说明3D IC 对于「节能减碳」的重大贡献和好处。这些论点希望可提供业界与政府界参考。
首先,我们先回忆一下Intel的CPU发展历史。根据表一中对于Intel CPU的演进整理,Intel的CPU的功耗从1971年的4004耗能0.2W,到2005年Pentium D最高可达130W,这种热能已经使得电路可靠度下降,也使得散热效能越来越受到挑战。图一为Intel针对另一个15mm2的晶片、其制程为 0.1um、供应电压为0.7V的电流与漏电流相对于温度变化的曲线图。从图上可看出,在晶片工作温度为30oC的时候,漏电流的消耗功率只占全部功耗的6%,但是当工作温度提高到110oC的时候,漏电流的消耗功率已经占全部功耗的56%。这些高档的CPU其单位面积的消耗功率高达10~15W/cm2,早己经超过气冷式(Air-Cooling)可以处理的极限。很不幸地从阿累尼亚斯方程式(Arrhenius Equation)[2]的公式中我们知道,当温度增加10oC其物质的反应速度增加一倍,相对的错误率(Failure Rate)也增加一倍。
《图一 Power consumption of a die as a function of temperature. Courtesy of Vivek De, Intel[1]》 |
(表意) Intel CPU 演进示意表
年代 |
Mode |
PinCount |
DieSize(UM2)
|
Trs. |
Process |
Power(W)
|
Clock(Hz)
|
Data Bus(Bit)
|
1971 |
4004 |
16 |
13.5 |
2300 |
10
pMOS |
0.2 |
0.74M |
4 |
1974 |
4040 |
24 |
14 |
2300 |
10
pMOS |
0.3 |
0.74M |
4 |
1972 |
8008 |
18 |
15.2 |
3300 |
10
pMOS |
1.02 |
0.5-0.8M |
8 |
1974 |
8080 |
40 |
20 |
4500 |
10/6.0
pMOS/nMOS |
1.3W |
2M |
8 |
1976 |
8085 |
40 |
20 |
6500 |
3.0
nMOS |
NA |
3-6M |
8 |
1978 |
8086 |
40 |
16 |
29000 |
3.0
nHMOS |
NA |
4.77-10M |
16 |
1979 |
8088 |
40 |
33 |
29000 |
3.0
nHMOS |
NA |
5M |
8 |
1982 |
80286 |
68 |
47 |
134000 |
1.5
HMOS |
3.3W |
4-25M |
16 |
1985 |
80386 |
132 |
42@1u |
275000 |
1.5/1.0
CHMOS |
2@33MHz |
16-40M |
32 |
1989 |
80376 |
88 |
42 |
275000 |
1.0
CHMOS |
NA |
16-20M |
16 |
1989 |
80486 |
168 |
67-81 |
1.185-1.6M |
1.0/0.8/0.6
CHMOS |
5W |
16-100M |
32 |
1993 |
PentiumÒ80586 |
296 |
83-294 |
3.1-3.3M |
0.8/0.6/0.35
BiCMOS |
15.5-8 |
60-200M |
32 |
1997 |
PentiumÒ MMX |
296 |
128-140 |
4.5M |
0.35
BiCMOS |
13.1-17 |
133-300M |
32 |
1995 |
PentiumÒ Pro |
387 |
195-306 |
5.5M |
0.25
BiCMOS |
29.2-47 |
150-200M |
64 |
1997 |
PentiumÒ2 |
242/330 |
118-203 |
7.5M |
0.35/0.25
CMOS |
18.6-43 |
233-450M |
64 |
1998 |
PentiumÒ3 |
370 |
80-123 |
9.5-44M |
0.25/0.18
CMOS |
14-32.2 |
0.4-1.4G |
64 |
2000 |
PentiumÒ4 |
423/478/775 |
81-237 |
42-169M |
0.18/0.13/0.09
CMOS |
46.8-115 |
1.3-3.8G |
64 |
2005 |
PentiumÒD |
775 |
206-280 |
169-376M |
0.09
CMOS |
95-130 |
2.66-3.733G |
64 |
2006 |
CoreTM2 Duo |
775 |
111-143 |
167-291M |
0.065/0.045
CMOS |
65 |
1.8-3.33G |
64 |
2006 |
CoreTM2 Quad |
775 |
285 |
582M |
0.065/0.045
CMOS |
95-105 |
2.33-3G |
64 |
2006 |
CoreTM2 Extreme |
771/775 |
285 |
582M |
0.045
CMOS |
75-150 |
3.0-3.2G |
64 |
2008 |
CoreTMi7 |
1366 |
263 |
731M |
0.045
CMOS |
130 |
2.66-3.2G |
64 |
气冷式散热功能即将面临极限
IBM在1964年就用水冷式来做电脑的降温[3],这是因为Bipolar技术时代的电路高温所致。到了CMOS时代,因为有积体电路低功率的技术,所以可以暂时用气冷式(也就是用风扇与散热片),但是到了2005年又决定使用水冷式降温,这是因为电脑系统的大量计算能力需求,导致温度大量上升。如图二所示,IBM的ES9000系统会超过气冷式散热的极限,即使是CMOS制程的Pentium Xeon系统,也已经逼近气冷式散热的极限。Fujitsu的GS8900系统更必须将温度降到5℃(41℉),才能确保整个系统的正常工作[4,5]。
《图二 Module heat flux trend. Module powers shifted by ~10 years from bipolar to CMOS.[3]》
|
SoC散热和漏电流问题迫在眉睫
SoC解决散热的问题,在系统上可以透过软体来进行工作排程和电源管理,在元件层次上可以用多重电压源和多重临界电压,在电路设计上可以用电源闸控、时脉闸控或者是动态电压频率调变(Dynamic Voltage Frequency Scaling;DVFS)的方式。这些方式都可以用来减少电路的暂态或者是静态功率消耗,但是,却无法有效减少漏电流的消耗。
用SOI欲解决漏电流
在[6]说明,Intel虽以HKMG解决了穿隧(Tunneling)的漏电问题,但却有更多的电流,经矽晶本身漏掉。原来矽晶为半导体,并非绝缘层,当线宽细到45nm时,经矽流失的电流已高达1/3。为了阻绝漏电,法国的Soitec发展出氧化矽绝缘层垫在电晶体下。这种技术称为绝缘底半导体(Semiconductor On Insulator;SOI),这种技术号称至少可以节省 50%的功耗。
SOI无法解决散热问题
SOI目前已大量用在电晶体紧密的晶片上,例如NVIDIA的绘图晶片、及Sony的游戏晶卡都用SOI晶片[6]。然而SOI解除漏电危机,却恶化了另一个更大的问题,即目前半导体业束手无策的「散热」瓶颈。在图三中,我们可以看到,一颗IC的功率密度(Power Density),在P6时代就已经跟电热片一样了,在2005年就已经有核子反应炉的功率密度,到了2010年会超越火箭推进器喷口(Nozzle)的功率密度[7]。这是因为过去摩尔定律除了加密电晶体外,也同时加速电晶体的开关速率,很不幸的 P = CV 2f,当这个速率快到4GHz时,电晶体就有烧毁之虞。
《图三 IC的功率消耗密度比较示意图[7]》 |
双核心设计无法避免铜材质功耗问题
Intel不能解决这个问题,乃将单核心拆成双核心,又调降电晶体的时脉,再加大晶片把热源分散。但这个转进策略,只是以空间换取时间。当线路的宽度更窄时,生热的速率更快。这是因为目前的导线都是使用铜,铜的电子散射(Electron-Scattering)效应,会使得功率消耗更多[8]。
《图四 铜线的线宽与其电阻值的关系[8]示意图》 |
3D IC降低功耗设计
由上可知,功率的消耗与电容成正比,电压平方成正比,电路的切换速度也成正比。 3D IC 因为可以比2D SoC减少杂散电容,因此自然可以降低功耗。以TSV的制程而言,以一个圆形铜孔洞(Annular Copper-Filled via)而言,大约有R=2m,L=1pH,C=1~10FF,而20um的微接点(Microjoint)约为R=30m[9]。所以很清楚地I/O功率消耗会减少,I/O缓冲级的推动能力就不需要像过去那么大。因为杂散电容与电感的减少,相对的热阻抗(Thermal Resistance)也相对地减少。
连接线设计影响SoC功耗
在[10]中说明,一般的SoC系统有超过50%的功率是消耗在连接线上面。电晶体的尺寸或者当地连接线(Local Interconnect),会随着制程的进步而缩小,但是很清楚地,全域连接线(Global Interconnect)的长度并不位因为IC制程的进步而减短。 ITRS 2007的数据显示,一条1mm长度的绕线其延迟时间是一颗NMOS的100倍。
3D IC可有效降低RF功耗
以通讯产品而言,在[11]中,IBM估计其一个SiGe制程的一个无线通讯产品,使用3D技术,将可以提高40%功效,并且减少20%的功率消耗。在[12],对于3D IC技术提高RF晶片的功效也有如此的结论。以逻辑方面设计而言,在[13],作者对于使用70nm的技术,讨论一个使用2D与3D IC实现方法的数学单元──16位元KS(Kogge Stone)加法器,发现若是用3D方式可以减少高达20.23%(两层设计)及32.7%(四层设计)的功率消耗。在[14],作者设计一个8192点的3D IC FFT,得到的成果是其功率延迟积(Energy Delay Product;EDP) 比过去的设计少了36%。
3D IC可明显提升记忆体效能
在记忆体设计方面,在[15,16]中报导厂商用IMIS [17]的标准设计3D DRAM,相对于传统DDR具有每接脚30~40mW的功耗,将记忆体晶片堆叠在处理器晶片上形成了低电容特性,因而使每个接脚的功耗低至24mW。依据IMIS的标准,处理器和记忆体间1000个平行连接接脚的功耗被限制在低于3W,而传统的功耗却会超过30W。厂商设计的DRAM其典型存取时间为7ns,并能以SRAM的速度和优于DRAM的价格,达到接近于DRAM的密度[15]。另外,若是以3D IC为基础,微处理器的频宽就可以达到Multigigabit。一家专门设计记忆体的公司Tezzaron,其在[18]也讨论了3D IC对于省电的好处。这篇文章说3D IC可以让晶片的速度比一般的IC提升4倍,密度可以提高3倍,可靠度提高1个Order(也就是10倍)。
3D IC有助建构绿色资料中心
既然,对于通讯、逻辑、或者是记体体晶片设计而言,3D IC可大幅降低功耗,将来最显著的应用可能是在建构绿色资料中心(Green Data Center)[19]的需求上。以一个Data Center(Server Farm)而言,假设其有10000个Blade Server,一个Server消耗250W功率,再消耗250W功率去冷却(在[19]认为IT设备的功耗与冷却的功耗比例在1 :0.6~1.5),总共要500W。这个Data Center就必须要500W×10000=5MW,这大约是5000个家庭的电力消耗(一个家庭约1000W)。在Tezzaron Project Orion报导中说,若是全部用他们的3D Stacking技术,保守上效率至少可以提升50%,所以只需要一半的Server,相对的功率也省一半[18]。
用3D Stack技术大幅降低伺服器记忆体功耗
若是单纯地用Tezzaron's FaStack 3D DRAM技术,其效能提升25%,这表示可以省掉2500个Server,因为每个Server要消耗500W,所以可以省掉1.25MW。剩下的7500个Server,据估计每一个Server原来Memory内部需要35W;Memory Bus上的讯号传递需要30W,所以共需65W。若是用3D Stack技术,可将所有的Memory可以堆叠在CPU上面或下面,这样便可缩短Memory Bus,并减少Memory负荷,所以Memory功率消耗据估计可以减少90%,也就是只要6.5W即可。如此一来加上省去的冷却系统,共可以省下7500×65W×90%×2=877500W,加上原有的1.25MW,大约省了2127500W,这些电力可以提供约2000个家庭电力。
资料中心是节能省碳的重点
根据报导[20],Data Center内的每一台 Server所消耗的功率,从2000~2005年增加了一倍,到了2010年会比目前再增加40%。 [20]也报导,光是美国Data Center消耗的电能,是全美国的1.2%,其中一半是Server所消耗的电力,其余的一半是冷却所需要的电力。电力增加就是投资增加,随然投资电力设备可以解决,但是,节能省碳的要求使得建发电厂太困难,况且,电力紧急事故却是难以防范,其造成的损失可能更大,这都不是工业界或政府部门及相关业界所乐见。在[21]中说,到了2020年,每一个Data Center光是面积会有500000平方呎,消耗热量会高达50MW。在[22]的报导中,2008年IBM便号称要投入4亿美元兴建云端运算资料中心。这些都说明Data Center是将来的IT趋势。
为维持Google搜寻引擎功能,每台伺服器都有一颗12伏特电,确保万一主断源断电时还可持续供电。从2005年起,其资料中心加入了标准运输货柜,每个都有1160台伺服器,耗电量可达250千瓦特(kilowatts)[23]。 Google在2006年就有450000台伺服器,为了获得足够且便宜的电力,在美国,Google 就在奥瑞冈州的达尔斯水坝(Dalles Dam)建置其新的资料中心。
图五与图六是Google 的资料中心照片。图五说明其每一个资料伺服器单位为一个货柜,每一个货柜内部有1160台电脑,图六说明为了对于所有的电脑散热,其资料中心内部的散热水管设计已经也不是针对单一台脑的思维。
《图五 Google 的资料中心,每一个货柜有1160台伺服器 》 资料来源:Google |
《图六 Google 资料中心内部的散热水管 》 资料来源:Google |
(表二) 各种储存式媒介与功耗[24]
|
SATA |
SCSI |
Flash |
DRAM |
GB/$ |
3.33 |
0.50 |
0.08 |
0.01 |
IOPS/GB |
0.2 |
4 |
200 |
5,000,000 |
GB/Watt |
50 |
5 |
100 |
0.5 |
3D IC符合节能省碳环保潮流
表二为UC Berkley的 David Patterson教授认为以2008年的技术标准为基础对于各种不同的储存式媒介与功耗所做的比较[24]。我们可以看得出来,Flash在价钱上约为SATA 的1/41,每一个GB又可提供约1000倍的计算速度。相同储存量下,Flash的功耗也仅有SATA的一半。3D IC 的低功率消耗特性,及垂直堆叠的特性可以使记忆体容量倍增,正好符合消费性电子产品与资料中心的低耗能与高资料频宽需求,也因此符合目前节能省碳的环保潮流,这将证明3D IC 是将来必然的发展趋势。
(本文作者为工研院系统晶片科技中心主任室特别助理)
<参考资料:
[1]. Standby and Active Leakage Current Control and Minimization in CMOS VLSI Circuits, IEICE Trans. on electronic, Special Section on Low-Power LSI and Low-Power IP, vol: E88-C, May 2005, pp-509-519
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[4]. A. Fujisaki, M. Suzuki, and H. Yamamoto, Packaging technology for high performance CMOS server Fujitu GS8900, IEEE Trans. on Advanced Pakaging, vol. 24, No. 4, Nov. 2001, pp. 464-469
[5]. A. Fujisaki, M. Suzuki, and H. Yamamoto, Packaging technology for high performance CMOS server Fujitu GS8900, 50th Electronic Components & Technology Conference, Nov. 2000, pp. 920 -924
[6]. 宋健民,先进半导体制程与材料选择,半导体科技先进封装测试,Available At: http://tech.digitimes.com.tw/ShowNews.aspx?zCatId=A2T\&zNotesDocId=0000082224_A7R38B1C9Q346AB3PQVWZ, Dec. 12, 2008
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