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在线量测针对表徵和控制晶圆接合极度薄化
元件封装3D互连技术创新步伐

【作者: M.Liebens等人】2017年10月17日 星期二

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元件封装技术的创新步伐从未如今日这般高速并且有趣。以往的资讯经是由导线传送,而近年来,各种3D互连技术在封装中直接将构件相连接。随着3D互连密度呈指数级别的增长,线宽需要微缩至5μm或者更低(窄)。然而,目前的3D-SIC(3D堆叠IC)的互连技术并不能支持这样高的密度。如图1所示,通过并行的晶圆前段制程,并结合晶圆到晶圆(W2W)接合和极度晶圆薄化步骤,以及采用3D-SOC(3D系统晶片)整合技术方案,则可以让3D互连密度提升。



图1 : 针对3D-SOC应用的介电层晶圆至晶圆接合的整合方案。图左至图右分别为:上下晶圆对准、接合、薄化并进行下一步制程,例如TSV(矽穿孔)的後穿孔蚀刻、穿孔、导线和RDL(线路重布技术)。
图1 : 针对3D-SOC应用的介电层晶圆至晶圆接合的整合方案。图左至图右分别为:上下晶圆对准、接合、薄化并进行下一步制程,例如TSV(矽穿孔)的後穿孔蚀刻、穿孔、导线和RDL(线路重布技术)。

在极度晶圆薄化制程的探索和开发过程中,文献[1]和[2]中针对5μm的最终矽(Si)厚度规格,对不同的薄化技术,如研磨、抛光和蚀刻进行了评估。为了比较这些薄化技术,文献中还定义了作为成功的薄化制程必须遵循的多项标准。首先,跨晶圆的最终Si厚度(FST)必须在一定的限度之内,这样才可以保证诸如一个稳定的後穿孔蚀刻制程,并且到达正确的导线层。


其次,薄化制程不应该对顶端的晶圆造成跨晶圆的Si损害,尤其是在晶圆边缘,因其将直接损害完整晶圆堆叠的 良率。最後,晶圆表面奈米形状(NT),形状和平坦度必须在掌控之中,以便在超过N = 2的多晶圆叠层时可以确保随後的W2W接合。为了让我们能够执行这些具有挑战性的标准,所使用的量测系统必须可以应对距离晶圆边缘1 - 2mm的先前被认为“最无关紧要”的晶圆区域。晶圆边缘的表徵也必须在薄化後与图案化晶圆的形状 同时进行,以确保达到最隹的晶圆良率。


本文将介绍在极度晶圆薄化制程的探索和开发过程中所使用的在线量测方法。这些量测工具所提供的结果使我们能够发现如何改进极度晶圆薄化的制程。同样的量测技术可以用於验证制程的改进,并在制程用於批量生产之後监控其稳定性。


量测方法

晶圆级干涉测量

为了测量FST、晶圆表面形状和NT,我们使用了图案化晶圆几何系统(KLA-Tencor公司的WaferSightPWG)。这是采用双重Fizeau的干涉测量系统,同时以解析度测量有图案的晶圆正反面的高度。在测量时,晶圆垂直放置以减少重力引起的形变。晶圆正反面同时以「拍照」方式一次测量, 从而获得所有讯息:表面形状,平坦度和边缘塌边(edge roll-off)。


该量测仪专为测量晶圆表面形状而设计制造并且具有1nm测量精度,过去在文献[3]和[4]中已经被用於判断晶圆表面形状对CMP的影响,并确定CMP制程之後全晶圆的NT [5]。全晶圆NT可进一步区分在单个晶片范围?,并且针对每个晶片给出范围或峰谷值(PV)。


在本文中,图案化晶圆表面形状(PWG)系统在W2W接合和极度晶圆薄化期间被用於测量多个步骤之後的晶圆厚度,由此得出顶端晶圆在薄化之後的最终Si厚度。相对於之前采用电容式感测器所测量的晶圆绝对厚度, PWG提供的厚度结果是通过干涉测量得出的晶圆相对厚度变化。该量测仪可以以高解析度提供晶圆厚度测量的2D和3D图像,正如图2所示。



图2 : 在W2W接合之後所测量的3D(左)和2D(右)彩色晶圆堆叠厚度测量图像,顶端晶圆被极度晶圆薄化至5μm。
图2 : 在W2W接合之後所测量的3D(左)和2D(右)彩色晶圆堆叠厚度测量图像,顶端晶圆被极度晶圆薄化至5μm。

晶圆边缘检测与量测

本文中所采用的全表面晶圆检测和量测系统(KLA-Tencor公司的CIRCL-AP)包含一个边缘检测模块。该模块采用:(1)围绕晶圆晶边旋转的激光扫描设置;和(2)横向边缘轮廓照相机,当晶圆旋转时可以获取晶圆边缘的图像。激光扫描包括激光、多通道光学元件和光电探测器/光电倍增管(PMT)。


横向边缘轮廓图像用於测量和量化边缘形状和边缘修边尺寸(见图3)。基於边缘形状,计算出采用轮廓校正的旋转光学器件的最隹轨迹,以确保在晶圆样品上使用适当的入射光并获得良好的信噪比。



图3 : SEMI标准的晶圆边缘形状(左)和可以控制和测量的边缘修边轮廓(右)的横向图像。
图3 : SEMI标准的晶圆边缘形状(左)和可以控制和测量的边缘修边轮廓(右)的横向图像。

旋转激光扫描仪同时使用明场、暗场和相位对比模式进行边缘的检测和量测,以捕获多种晶圆边缘缺陷类型,灵敏度可以达到0.5μm。该系统可以从包括晶圆边缘的所有区域,即近边缘(5mm)的晶圆顶部和底部、上下晶边以及顶点以不同的对比度模式获取图像。 图4显示了包括凹槽在内的全晶圆边缘检测图像的一部分。



图4 : 明场边缘检测图像的一部分,显示了晶圆顶部和底部近边缘(5mm)、上下晶边以及顶点(图像右侧可以注意到凹槽)
图4 : 明场边缘检测图像的一部分,显示了晶圆顶部和底部近边缘(5mm)、上下晶边以及顶点(图像右侧可以注意到凹槽)

检测基本上是通过比较切线上的相邻像素来进行的。当像素的对比度或灰度值的差值超过某个用户定义的??值就被认为是缺陷的一部分。通过使用基於规则的缺陷分类技术,并通过定义关键区域和检测区域,就可以通过实施的缺陷分类策略来实现高精度和纯度的关键缺陷的分类。


量测侦测径向线上的边缘过度区,可以表徵晶圆边缘上的层、膜或者其它线性特徵的覆盖、同心度和均匀性。


前侧检查

全表面晶圆检测和量测系统还包含一个前侧检测模块,它使用:(1)延时积分(TDI)技术以及并行的明场(BF)和暗场(DF)检测通道;(2)明亮的LED照明确保精度和稳定性;以及(3)一组通过程式可选用的光学物镜,以提供不同的横向解析度。


TDI照相机侦测薄化的Si顶表面和底表面的干涉讯号。图5显示了一个这种边缘的例子。前侧检测模块使用三个照明颜色(RGB),并产生三组干涉讯号,每组讯号具有其自己的特徵幅度和频率。通过分析这些讯号,可以确定薄化晶圆边缘处的Si厚度。正面检测模组的高解析度光学元件能够在边缘快速下降时进行精确的厚度测量。



图5 : CIRCL-AP前侧检测模组检测到的干扰讯号的一个例子。条纹用於确定晶圆边缘处的Si厚度。
图5 : CIRCL-AP前侧检测模组检测到的干扰讯号的一个例子。条纹用於确定晶圆边缘处的Si厚度。

结果

边缘缺陷率

使用边缘缺陷检测和分类,可以针对磨削引起的损伤,边缘切割和分层对晶圆薄化制程顺序进行比较,并通过微调制程将关键缺陷的数量降至最低。


图6显示了经过两种不同薄化制程顺序的晶圆的自动化边缘缺陷检测的结果。通过将检测区域放置在关键区域,即在顶端的薄化晶圆的晶圆边缘附近,并且通过指定缺陷分类规则,检测仪侦测到边缘缺囗,并相应地对其进行高精度分类。通过方法A所薄化的晶圆上检测到的边缘缺囗的数量显着高於通过方法B所薄化的晶圆上边缘缺囗的数量。使用方法B薄化晶圆时,边缘完整性保持得更好。制程步骤的细节请叁见文献[1]。



图6 : 用以比较极度晶圆薄化制程步骤的边缘缺陷检查结果。薄化方法A(左)在薄化後显示出比方法B(右)更多的边缘缺囗缺陷数量。
图6 : 用以比较极度晶圆薄化制程步骤的边缘缺陷检查结果。薄化方法A(左)在薄化後显示出比方法B(右)更多的边缘缺囗缺陷数量。

当进一步探索薄化方法B时,详细的边缘检查显示,除了正常的晶圆变薄之外,薄化制程顺序还引起了顶端晶圆的横向收缩,导致来自底部的载体晶圆的图案曝光,这可以图6的右侧检测图像上看到。


全晶圆厚度

极度晶圆薄化制程中最关键的因素是精确控制FST及其变化,3σ重复性最大值为50nm,以获得小於或等於0.1的精密度与允差比。FST由PWG测量,并且根据下面的等式得出: 接合和薄化後的堆叠晶圆测量厚度减去底部晶圆的测量厚度。


FST(x,y)= #2(x,y)- #1(x,y)- 2 x 0.59


该方程的不同组成如图7所示。厚度#2(x,y)是W2W接合和薄化後总堆叠的厚度。厚度#1(x,y)是底部晶圆的厚度。最後,为了了解顶端晶圆的FST,还要从中减去顶端和底端晶圆上电介质的厚度。该厚度假设为定值,因为与FST的变化相比,电介质厚度的变化可以忽略不计。



图7 : 顶端晶圆极度薄化後的永久性接合晶圆对的横截面。FST是总堆叠的测量厚度中减去底端晶圆的测量厚度和电介质层厚度。
图7 : 顶端晶圆极度薄化後的永久性接合晶圆对的横截面。FST是总堆叠的测量厚度中减去底端晶圆的测量厚度和电介质层厚度。

图8显示了在薄化制程之後PWG所测量的顶端Si层的厚度分布。FST从中心至边缘处大约有2μm的变化,在接近晶圆边缘时有很强的梯度变化。在晶圆边缘与晶圆边缘2mm之间,采用标准晶圆量测工具来测量厚度轮廓变得很困难。这是由於机台所采用的晶圆边缘排除以及量测波长在特定厚度的Si引起的不透光性。CIRCL-AP用於研究顶端晶圆的边缘轮廓以完成FST的全晶圆表徵。结果详情请叁见以下章节。



图8 : 顶端晶圆沿晶圆的X(蓝色)和Y(紫色)轴的FST曲线。FST从中心至边缘有约2μm的变化,在接近晶圆边缘时具有很强的梯度。
图8 : 顶端晶圆沿晶圆的X(蓝色)和Y(紫色)轴的FST曲线。FST从中心至边缘有约2μm的变化,在接近晶圆边缘时具有很强的梯度。

如图9所示,PWG测量结果与基於椭偏仪的标准测量结果具有明显的相关性。与椭偏仪相比,PWG的优势是可以测量晶圆上更多的点并达到更高产量,对於包含图案的3D-SOC W2W晶圆接合的复杂堆叠,其结果也更可靠。



图9 : PWG和标准椭偏仪的量测结果之间的相关性。
图9 : PWG和标准椭偏仪的量测结果之间的相关性。

边缘量测

对於薄化之後的接合晶圆组的晶圆边缘轮廓,由於顶部晶圆在接合之前的边缘修边(见图10),预期顶端晶圆的FST会阶梯式逐步减小。然而,当接近晶圆边缘时,FST显示出更为缓慢的降低。



图10 : 边缘轮廓图像:(a)在薄化之前经过边修边剪的顶端晶圆置於底端晶圆之上; 和(b)极度晶圆薄化之後。图像(c)显示预期FST在边缘修边时的阶梯逐步减小(虚线),但实际观察并非如此。相反,FST提前开始降低(从蓝点)到零FST(绿点)。
图10 : 边缘轮廓图像:(a)在薄化之前经过边修边剪的顶端晶圆置於底端晶圆之上; 和(b)极度晶圆薄化之後。图像(c)显示预期FST在边缘修边时的阶梯逐步减小(虚线),但实际观察并非如此。相反,FST提前开始降低(从蓝点)到零FST(绿点)。

如图11所示,CIRCL-AP能够利用边缘量测功能,检测并报告最终的Si厚度开始减小的半径。在对顶端晶圆进行0.5mm宽度的边缘修边时,预计可以看到顶端晶圆的顶部表面的均匀区域会延伸到半径约为149.5mm。然而,实际从半径147.5mm,FST已经开始向晶圆边缘减小,这是在讨论图6所示结果时提到过的横向收缩。



图11 : FST从半径147.5mm(蓝点)处开始减小,到半径149.5mm的边缘修边宽度(绿点)周围的达到零厚度。
图11 : FST从半径147.5mm(蓝点)处开始减小,到半径149.5mm的边缘修边宽度(绿点)周围的达到零厚度。

边缘厚度

这个横向收缩通过使用CIRCL-AP的前侧检测模块,进行以晶圆边缘为重点的详细厚度测量得到进一步的确认。具有量测能力(计量检测)的检测仪器可以显示厚度分布,并如图12所示,可以将厚度的减少量化为晶圆半径R和角度θ的函数。从3μm到0μm处可以看到厚度逐渐减小,显示在距边缘2mm的环形内没有Si留存,而初始边缘修边宽度仅为0.5mm。



图12 : FST的减少表示为θ角的晶圆半径R的函数。在距边缘处2mm的环中没有Si留存,而初始边缘修边宽度距离晶圆边缘是0.5mm。
图12 : FST的减少表示为θ角的晶圆半径R的函数。在距边缘处2mm的环中没有Si留存,而初始边缘修边宽度距离晶圆边缘是0.5mm。

制程改进

顶端晶圆的FST轮廓和边缘形状通过使用前文所描述的量测技术进行表徵。为了实现稳定可靠的後穿孔制程并实现多晶圆堆叠,FST的变化需要低於1μm,并且需要将横向的收缩减到最低。通过应用不同的硬件配置、制程调整,并使用本文所述的量测技术来验证结果是否达到要求,优化晶圆薄化制程步骤的工作仍然在进行中。


结论

我们已经展示了两种互补的量测仪的特性来表徵极度晶圆薄化制程的能力。这个量测仪组合还可以在量产环境中用以高产率来控制性能。在线AFM等技术可以协助进一步的偏移分析。对於3D-SOC整合技术方案,当Si减薄至5μm以下时,会出现多种挑战,因而需要不同的测量技术来表徵整个晶圆的最终Si厚度。当进一步缩小3D互连尺寸并增加其密度时,对最终Si厚度以及总厚度变化(TTV)的良好控制将变得更加重要。


(本文作者M.Liebens,A.Jourdain, J.De Vos,T.Vandeweyer,A.Miller,E.Beyne任职於imec公司,Leuven,Belgium;S.Li,G.Bast,M.Stoerring,S.Hiebert,A.Cross任职於KLA-Tencor公司,Milpitas,California;原文发表於《第28届年度SEMI高级半导体制造会议(ASMC 2017)》,Saratoga Springs, NY 2017.)


致谢

本文作者对Fumihiro Inoue,Nina Tutunjyan,Stefano Sardo和Edward Walsby表示深切的谢意,感谢他们提供用於检测和测量的晶圆,并对结果做出解释和讨论,以及叁与制程开发的早期量测。


叁考文献

[1] A.Jourdain,“Extreme Wafer Thinning Optimization for Via-Last Applications,” 3DIC,November 2016.


[2] F.Inoue,“Characterization of Extreme Si Thinning Process for Wafer-to-Wafer Stacking,”ECTC,May 2016.


[3] K.Freischlad,S.Tang,and J.Grenfel,“Interferometry for wafer dimensional metrology,”Proceedings of SPIE,6672,667202(2007).


[4] P.Vukkadala,K.T.Turner,and J.K.Sinha,“Impact of Wafer Geometry on CMP for Advanced Nodes,”Journal of the Electrochemical Society,158(10),p.H1002 (2011).


[5] L.Teugels,“Within-die and within-wafer CMP process characterization and monitoring using PWG Fizeau interferometry system,”ICPT,October 2016.


[6] C.Mehanian et al.,“Systems and Method for Simultaneously Inspecting a Specimen with Two Distinct Channels,”US Patent 7,782,452,issued August 2010.


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