抗混叠设计是ADC类比前端设计里非常重要的一部分,需要结合ADC类型、实际电路中的各种杂讯要素系统地去考量。有时我们会发现,透过ADC测出来的讯号,在实际PCB电路上找不到源头,这有可能是在ADC抗混叠类比前段设计出了问题。
频率混叠
我们举一个实例来看什麽是频率混叠:
如图一,fs为取样频率,fin为讯号频率。当fs<2fin,fs=1.3fin时,黑色虚线是实际的讯号波形,红色实线为取样得到的波形。我们可以看到取样得到的波形已经脱离实际波形,这就发生了混叠现象。
假定讯号频率fin=900kHz,取样频率fs=1MHz。图二的红色正弦波是实际讯号,蓝色正弦波是透过ADC取样之後的讯号,我们实际看到的混叠频率falias=100kHz。

图二 : 时域中,讯号频率与混叠频率的关系(source:TI) |
|
根据奈奎斯特取样定律,取样频率至少是讯号频率的两倍以上。如果取样频率小於讯号频率的两倍就会发生混叠现象。我们切换到频域,更容易看清这个问题。

图三 : 频域中,讯号频率与混叠频率的关系(source:TI) |
|
在频域图里,根据奈奎斯特取样定律,任何大於fs/2的频率讯号将会镜像折叠到0到fs/2的频率范围内。当取样频率fs=1MHz时,所有大於500kHz(fs/2)的讯号,将会折叠到0到500kHz频率范围内。当讯号频率fin=900kHz,这时读取到的混叠讯号fa =fs-fin=1MHz-900kHz = 100kHz。
如何防止频率混叠?
加一些周边电路(滤波器),可以把产生频率混叠的一些频率滤除,进而防止频率混叠。
如图四,在频域范围内,蓝色是我们要采集的讯号频率,绿色和红色都是不希??出现的杂讯讯号频率。

图四 : 频域中的目标讯号与杂讯讯号(source:TI) |
|
以Σ-Δ ADC举例,这是一种目前使用最为普遍的高精准度的ADC结构。
一般Σ-Δ ADC会自带数位滤波。理论上讲,数位滤波器可以滤除截止频率到fs/2内的杂讯,如图五灰色部分的频率,将会被数位滤波器滤除,因此,图中的绿色部分的杂讯讯号将被滤除。
根据奈奎斯特取样定律,任何大於fs/2的频率讯号将会镜像折叠到0到fs/2的频率范围内。如下图红色部分的杂讯会避开数位滤波器,折叠到讯号频率附近。

图五 : 设计数位滤波,滤除不希??的杂讯讯号(source:TI) |
|
所以,在实际电路中,还需要一个外部类比防混叠滤波器(比如简单的RC滤波器)。如图六红色部分的频率,将会被外部类比滤波器滤除。当类比滤波器截止频率=取样频率fs减去数位滤波器截止频率时,那麽後面红色部分的噪声讯号也会被滤除。

图六 : 设计外部类比防混叠滤波器,滤除不希??的杂讯讯号(source:TI) |
|
经过数位滤波和类比滤波双重过滤,在检测范围内,只剩下所要的目标讯号。
对於Σ-Δ ADC,内部有数位滤波器,这个数位滤波器有助於降低外部类比滤波器的设计要求。
Σ-Δ ADC抗混叠类比前端设计
真正考虑Σ-Δ ADC抗混叠类比前端设计的时候,不仅要考虑滤波器频宽的问题,还要考虑实际电路中的各种杂讯,以及噪声来源的特性。比如共模杂讯,差模杂讯等。
滤除共模杂讯与差模杂讯
如图七,每根差分线上都会有一个一模一样的RC滤波器结构,用来滤除共模杂讯的干扰。

图七 : 滤除共模杂讯与差模杂讯(source:TI) |
|
两个差分线不可能完全一致,电容电阻会有微小的差异,进而导入差模杂讯。为了解决这个差模干扰,我们一般会在两路差分讯号中跨接一个电容Cdiff。一般Cdiff的容值时Cdm的10倍以上,来降低差模杂讯。
差分输入Δ-Σ ADC,抗混叠滤波器如何设计?
低速Δ-Σ ADC通常需要一个简单的单滤波器来减少混叠效应。对於差分讯号,滤波器结构通常由两个滤波路径组成:一个差分滤波器(源自两个滤波器电阻RFILTER和差分电容器CDIFF的组合);一个共模滤波器(源自一个滤波器电阻RFILTER和共模电容器CCM的组合)。

图八 : Delta-Sigma ADC的抗混叠滤波器结构 |
|
结语
抗混叠设计是ADC类比前端设计里非常重要的一部分。抗混叠设计,并不能从单一去考虑,而是应该结合ADC类型、实际电路中的各种杂讯,系统化去设计。了解频率混叠的发生机制,掌握防止频率混叠方法,才能设计出良好的ADC抗混叠类比前端。
(本文作者Barley Li为Digi-Key Electronics亚太区技术内容部门应用工程经理)