生成式AI是当前半导体产业最重要的成长驱力，不仅带动先进制程持续下探，同时也刺激新的半导体架构设计加速发展，其中，小晶片（Chiplet）就是最受期待的一项。本场的东西讲座由工研院电光系统所异质整合技术组组长王钦宏主讲，剖析在生成式AI应用如何引领小晶片技术发展，而小晶片设计又将面临哪些挑战？

图一 : 本次【东西讲座】邀请工研院电光系统所异质整合技术组组长王钦宏主讲，剖析在生成式AI应用如何引领小晶片技术发展。（摄影：陈宇宸）

王钦宏组长表示，人工智慧技术（AI）将从1.0进入2.0的时代。而所谓的AI 2.0是处理超级海量级的数据，且无须人工标注，而其资料模型能处理跨领域的知识，应对的任务更是五花八门。目前的大语言模型（LLM）和ChatGPT应用便是AI 2.0的起点，而这将会带起硬体朝向更高算力、更大频宽，同时也更加省电的方向发展。

但要满足生成式AI的算力需求，运算晶片的设计也必须要同步升级才行，包含多核心架构、更小的微缩、以及先进封装等。然而先进制程晶片的开发成本十分高昂，另一方面，高算力晶片的面积也较大，良率的考验也更加严峻，对整体的制造成本更是不友善，因此多数的晶片公司都难以负担。

此时，能提供SoC-like的小晶片设计就会是极隹的解方。王钦宏指出，Chiplet是运用先进封装技术让多个小晶片形成SoC-like架构，能够将不同功能的小晶片，通过先进封装技术整合於单一基板上。

王钦宏表示，采用小晶片设计能带来数项优势，例如良率的优势（缩小晶片的体积，降低不良率）、设计成本的优势（运用成熟制程实现）、提早进入市场的优势（小晶片可重复使用，无须重头开发，能缩短进入市场的时程）。

图二 : 工研院电光系统所异质整合技术组组长王钦宏（摄影：陈宇宸）

小晶片内部互连是设计枢纽 UCIe最受青睐

由於小晶片需要仰赖先进封装技术来实现，因此内部不同晶片的摆放与互连的方案就是关键所在。目前小晶片的堆叠架构有2D、2.5D和3D等形式，由於各个小晶片的制程与效能不同，因此其间的摆放位置将会影响後续的布线与连接的方式，对於成本与良率也会产生不同的结果。

至於小晶片内部的布线和I/O互连规范，目前则是处於尚未统一的局面，也是产业最需要突破的瓶颈。不过王钦宏看好则UCIe未来的发展地位，最主要的原因就是当前市场半导体领导业者几??都支援这个规范。

王钦宏指出，目前UCIe 1.0规范可支援标准的2D和先进的2.5D晶片封装。在标准封装方面，它具有较隹的成本的效益，同时也能达成较长的距离；在先进封装方面，则有较隹的节能表现，以及较高的频宽密度。此外，小晶片可以在任何地方制造，任何地方组装，并在同一封装中混合2D和2.5D的架构。

至於小晶片的应用与市场，王钦宏则持非常乐观的看法，他表示，Chiplet市场将会呈现快速成长的趋势，至2030年，全球整体的市场将会达到9千4百2十亿美元的规模。至於应用方面，则会以伺服器与AI为主，占整体的规模约45%，其次为汽车和网通。领导的市场业者分别是英特尔、AMD、苹果、亚马逊和特斯拉，中国则有壁仞科技。

最後，王钦宏也特别提出矽光子技术在小晶片设计上的创新机会，他指出，光电整合架构将能大幅提升AI晶片的效能，而共同光学封装（Co optics Packaged）则是创新Chiplet模组的挑战。