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应用于高速锁相回路之CMOS毫米波除频器
台大系统芯片中心专栏(18)

【作者: 羅棠年,陳怡然】2008年07月25日 星期五

浏览人次:【26795】

传统上设计毫米波电路,通常是使用SiGe BiCMOS或Ⅲ-Ⅴ族化合物半导体来实现。但由于CMOS制程快速的进步,以及低成本、高电路整合的优点,使得CMOS毫米波电路设计受到瞩目。虽然CMOS晶体管的基底具较高的耗损性,以及电感的质量因子甚低,CMOS半导体技术仍然拥有制作微波及毫米波集成电路的潜力。锁相回路以及频率合成器广泛地应用在现代的无线通信系统中,然而压控振荡器以及除频器的效能,限制了它们的最高操作频率。因此,一个可以操作在高频的除频器,将是设计CMOS高速锁相回路的挑战之一。除频器的设计,主要可以分成两大类:数字型态和模拟型态。数字型态的除频器,主要是以D型正反器(D flip-flop)的方式实现。它们的优点是操作带宽较宽、多变的除数以及较小的面积,但速度与功率消耗是主要的缺点。模拟的实现方式主要包含:注入锁定式(injection-locked)以及米勒(Miller)除频器。虽然具有狭窄锁定范围的缺点,但是基于高速操作以及低功率消耗的考虑,模拟式除频器仍然是毫米波频段的热门首选。


除频器的种类

数字式除频器

在操作频率较低时,最常使用的除频器是以D型正反器为基础,所构成的除频器电路。采用一个D型正反器以及一个反向器串接,可以实现一个除二的除频器。欲实现多变的除数,可使用计数器的方式。图一是一个可以产生50%工作周期(duty-cycle)的除三除频器[1],电路由三个位准触发(level triggered)D型正反器所建构。


《图一 50%工作周期的除三除频器。》
《图一 50%工作周期的除三除频器。》

模拟式米勒除频器

米勒除频器是前述实现模拟式除频器的方法之一。利用混频器IF输出端串接带通滤波器,然后回授到LO端形成回路,达到除二的效果[2],如图二所示。基于这个理论,电路如果采用N阶谐波混频器(Nth harmonic mixer),则可得到除N+1的除数。但是阶数越高的混频器,需要消耗更多的功率以提供足够的混频器转换增益,来避免电路无法锁定。


《图二 带通滤波米勒除频器。》
《图二 带通滤波米勒除频器。》

模拟式注入锁定式除频器

高操作频率以及低功率消耗是注入式锁定除频器的最大特点。主要有两类实现的方式:环形振荡器以及共振腔式的除频器。图三是一个以环形振荡器电路为基础的除三除频器[3]。输入讯号经由电流源的汲极端,从三级反向器的共源极点注入,将输出讯号锁定在1/3的输入频率。图四是准差动注入锁定除二除频器[4],电路也是以环形振荡器电路为基础。传统的作法是将输入晶体管串联在其中一级的反向器下方,使得供应电压在设计上无法降低。然而[4]将输入晶体管置于两级反向器的输出点之间,以降低整体的功率消耗。图五是一个注入锁定除频器[5],注入讯号经由M3,传递到交错耦合差动对的共源极端。由于共源极端的讯号频率会是输出频率的两倍,因此藉由影响这个两倍频的讯号,达到除二的效果。另外一种共振腔式注入锁定除频器,如图六,为一个直接注入锁定除频器[6]。电路的原型是一个电容电感式振荡器,在差动输出端之间加入一个开关,用来调制差动输出讯号,达到除二的功能。表一比较了不同型态除频器的效能参数。由前述,基于高速操作以及低功率消耗的考虑,模拟式除频器仍然是毫米波频段的热门首选。



《图三 环形振荡器除三除频器》
《图三 环形振荡器除三除频器》

《图四 微瓦准差动注入锁定除二除频器。》
《图四 微瓦准差动注入锁定除二除频器。》

《图五 注入锁定除频器。》
《图五 注入锁定除频器。》
《图六 直接注入锁定除频器。》
《图六 直接注入锁定除频器。》

《表一 不同型态除频器的效能参数。》 - BigPic:903x250
《表一 不同型态除频器的效能参数。》 - BigPic:903x250

CMOS毫米波除频器

宽带除频器

图七是一个具有宽带操作的直接注入锁定除频器电路架构图[7]。电路采用电容电感式交错耦合差动对压控振荡器作为除频器的基本架构,产生的自振频率为fout。晶体管M1及M2用来产生负阻抗以抵销电容电感的耗损。另外,为了增加最大可操作带宽,电路采用了晶体管变容器当作微调以及跳频电容当做粗调。晶体管M3是除频器电路的核心,用来当作开关。当M3断路时,电路的输出频率是压控振荡器的自振频率。当开关导通时,电路的差动输出讯号被强迫短路。以此类推,输出讯号在一个周期内将被会短路两次,因此电路可以达到除二的效果。锁定的概念如图八所示。


《图七 宽带除频器电路图。》
《图七 宽带除频器电路图。》
《图八 锁定概念图。》
《图八 锁定概念图。》

电路使用TSMC 0.18μm 1P6M CMOS制程研制,面积为0.81mm×0.54mm。在1伏特的供应电压下,电路消耗功率是8毫瓦。除频器在没有使用变容器以及跳频电容时,量测到的锁定范围是2.6GHz。在低频带的情况下,除频器操作范围可从43.2GHz到47.3GHz,而在高频带的状况下为44.2GHz到49.1GHz。因此在输入功率为0dBm时,电路的最大操作带宽从43.2GHz到49.1GHz。然而在输入功率降低为-10dBm时,电路仍可操作在43.8GHz到48.8GHz的范围内。图九是除频器量测的input sensitivity。



《图九 除频器的input sensitivity。(左)高频带,及(右)低频带。》
《图九 除频器的input sensitivity。(左)高频带,及(右)低频带。》

除三除频器

模拟式直接注入锁定除频器的特色是高操作频率以及低功率消耗。但是它们通常有除偶数的限制[8]。然而在通讯系统中,需要一个除三除频器来避免LO讯号对接收端以及发送端的干扰[9]。如果使用环形振荡器除频器,操作频率会受到限制。使用高次谐波混频,将使功率消耗变大。图十是一个结合米勒除频器以及直接注入锁定除频器的除三除频器[10]。图中左边是一个Double-balanced Gilbert cell混频器,右边是一个互补式直接注入锁定除频器,而输入讯号从混波器的RF端溃入。注入锁定除频器的差动输出直接回授到到混波器的LO端,IF的差动输出讯号可以用来控制互补式开关M1及M2,当作注入锁定除频器的输入讯号。除三除频器的操作原理建构在混频器的混频以及除二除频器之上。假设输出讯号的频率是fout,与输入讯号混频,产生fin+fout和fin-fout两种频率。由于混频器的负载设计在2fout以及除二除频器本身具有滤波的功能,fin+fout将会被滤除。所以当除频器锁定的时候,输出讯号fout=1/3fin。由这个小型系统的架构,可以延伸成一个可除奇数的除频器,如图十一所示。在传统米勒除频器的回路中,插入一个除2N的除频器。经由适当的设计以及计算,可以得到除(2N+1)的除频器。


除三除频器使用TSMC 0.13μm 1P6M CMOS制程研制,芯片面积为0.8mm×0.6mm。在2伏特的供应电压之下,电路共消耗16毫瓦的功率。量测到的锁频范围,再0dBm的输入功率下是100MHz。图十二为除三除频器的input sensitivity。



《图十 除三除频器的电路图。》
《图十 除三除频器的电路图。》
《图十一 除奇数的除频器架构图。》
《图十一 除奇数的除频器架构图。》
《图十二 除三除频器的input sensitivity。》
《图十二 除三除频器的input sensitivity。》

直接除四除频器

一般来说,除四除频器通常采用串联两级除二的架构[2],或利用高阶谐波混频的方式来实现。两级架构需要分开设计且消耗额外的功率。而高阶谐波式除频器需要消耗大量的功率以增加混频器的转换增益。因此,本电路采用新的直接除四的架构,降低总功率消耗。电路的方块图如图十三所示[11],包含混频器、除二除频器以及双推式(push-push)倍频器。假设电路的输出频率为fout,经过双推式倍频器,产生频率为2fout的讯号,之后溃入混频器的LO端。经过混频后,IF输出端主要会有fin-2fout以及fin+2fout的成分。因为注入锁定除频器固有的滤波效果,使得fin+2fout讯号被滤除。经过计算之后,fin=4fout。使用TSMC 1P6M 0.18μm CMOS制程研制的除四除频器如图十四所示。电路架构采用互补式交错耦合差动对的压控振荡器,降低电路自振所必须消耗的功率,自振频率为fout。N+ N-well晶体管变容器用来调整除频器的自振频率。在NMOS以及PMOS耦合差动对的源极端,分别串联一段长度为自振频率波长八分之一的传输线,以提供直流路径到供应电压源和接地端,同时在输出二阶谐波频率时,产生高阻抗。将两端点分别连接到高频混波器的LO及IF端,当LO与输入讯号产生混频的效果,在除频器锁定的时候,LO及IF端讯号的频率将会是输入频率的一半。之后再经过注入除二除频器[5],而达到除四的效果。


除四除频器电路使用0.77mm×0.8mm的芯片面积。电路的供应电压是1.2伏特,共消耗1.8毫瓦。在变容器的控制电压为0伏特之下,除频器的自振频率是10.55GHz,且量测到的锁频范围是200MHz。电路的最大操作带宽可以从41.9GHz到44GHz。量测的input sensitivity如图十五所示。



《图十三 除四除频器方块图。》
《图十三 除四除频器方块图。》

《图十四 除四除频器电路图。》
《图十四 除四除频器电路图。》
《图十五 除四除频器的input sensitivity。》
《图十五 除四除频器的input sensitivity。》

结论

除四除频器的input sensitivity。随着CMOS制程的演进,信道长度持续缩短,SiGe BiCMOS或Ⅲ-Ⅴ族化合物半导体,主宰毫米波电路的市场,因为CMOS的低成本以及高电路整合的优点,逐渐失去优势。除频器广泛地被使用在锁相回路、频率合成器或通讯系统中。除频器有许多种设计的方法,各有优缺点。本文概略性的叙述了多种形式的除频器技术,包含数字式的正反器,模拟式的米勒、环形振荡器以及共振腔注入锁定等。


本文给出电源设计中如何利用低端栅极驱动器IC的设计指南。其中包括如何选择适当的驱动器额定电流及功能,驱动器需要哪些支持组件,以及如何估算损耗和结温。在开关电源设计中,通过正确运用栅极驱动器IC,能够提高效率、减小尺寸并简化设计。


随着CMOS制程的演进,信道长度持续缩短,SiGe BiCMOS或Ⅲ-Ⅴ族化合物半导体,主宰毫米波电路的市场,因为CMOS的低成本以及高电路整合的优点,逐渐失去优势。除频器广泛地被使用在锁相回路、频率合成器或通讯系统中。除频器有许多种设计的方法,各有优缺点。本文概略性的叙述了多种形式的除频器技术,包含数字式的正反器,模拟式的米勒、环形振荡器以及共振腔注入锁定等。


[1] R. Magoon and A. Molnar, “RF Local Oscillator Path for GSM Direct Conversion Transceiver with True 50% Duty Cycle Divide by Three and Active Third Harmonic Cancellation,” in IEEE RFIC Symp. Dig., pp. 23-26, June, 2002.


[2] Jri Lee and Behzad Razavi, “A 40-Ghz Frequency divider in 0.18-μm CMOS Technology,” in IEEE Symp. VLSI Circuits Dig. Tech. Papers, pp. 259-262, June, 2003.


[3] W.-Z Chen and C.-L Kuo, “18GHz and 7GHz Superharmonic Injection-Locked Frequency Divider in 0.25mm CMOS Technology,” in Proc. European Soild-State Circuits Conf., pp.89-92, 2002.


[4] K. Yamamoto, and M. Fujishima, “A 44-μW 4.3-GHz Injection-Locked Frequency Divider With 2.3-GHz Locking Range,” IEEE Journal of Solid-State Circuits, vol. 40, no. 3, pp. 671-677, March 2005.


[5] H. R. Rategh and T. H. Lee, “Superharmonic Injection-Locked Frequency Dividers,” IEEE Journal of Solid-State Circuits, Vol. 34, pp. 813-821, June 1999.


[6] Ken Yamamoto and Minoru Fujishima, “55GHz CMOS Frequency Divider with 3.2GHs Locking Range,” in Proc. 30th European Soild-State Circuits Conf. 2004, pp. 135-138, Sep., 2004.


[7] Yi-Jan Emery Chen, Shuen-Yin Bai, Tang-Nian Luo, Yueh-Hua Yu, Deukhyoun Heo, “A wide operation range CMOS frequency divider for 60GHz dual-conversion receiver,” IEEE RFIC Symposium Tech. Digest, June, 2006.


[9] R. Magoon and A. Molnar, “RF Local Oscillator Path for GSM Direct Conversion Transceiver with True 50% Duty Cycle Divide by Three and Active Third Harmonic Cancellation,” in IEEE RFIC Symp. Dig., 2002, pp. 23-26.


[10] Tang-Nian Luo, Shuen-Yin Bai and Yi-Jan Emery Chen, “A 43GHz 0.13m CMOS Prescaler,” accepted for presentation at IEEE RWS, Jan. 2008.


[11] Tang-Nian Luo and Yi-Jan Emery Chen, “A 44 GHz 0.18μm CMOS Superharmonic Frequency Divider,” IEEE MTT-S IMS, June 2007.


…作者罗棠年先生为国立台湾大学电子工程研究所博士班学生。


陈怡然先生为美国乔治亚理工学院电机工程博士,现任国立台湾大学电子工程研究所助理教授...


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