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应从市场分析3D IC发展趋势
3D IC是否可以成为应用主流,矽通孔(Through Silicon Vias;TSV)技术是一个关键,全球目前在3D IC上的努力,不仅包含了IDM厂、设备与工具供应商、材料应用商、Foundry、 OSAT以及封装测试厂等,另外还有联盟协会,如ASET、3DASSM、EMC3D以及SEMATECH等,都已先后投入到3D IC的市场应用行列中。然而,以目前半导体价值链结构来评估3D IC的应用市场,从IC设计、供应Foundry制程、封装测试方法、提供设备与工具等,这些都仍处于未成熟的阶段。对市场了解将可促进新技术成形,因此我们将检视3D IC的市场应用现况,透过对制程、成本以及应用时程的探讨,进而了解未来的市场趋势。
TSV制程是3DIC核心技术
应用TSV来作晶片或晶圆堆叠,才可以算是3D IC的应用,因此TSV制程的成熟,将会主导3维晶片的应用市场。然而,目前看来,TSV并非是3维堆叠唯一选项,存在半导体产业目前所使用的3维整合堆叠技术,主要可以含有以下五种方式[1]:
●Wire Bonding
●PoP
●Embedded
●TSV
●Edge Traces
其中,以前两项技术较为成熟,市场应用占8成以上,而Edge Traces技术,在市场上仍未定调。不过,打线接合(Wire Bonding)和封装堆叠(PoP)在3维堆叠的应用上,已经显露出限制。也因此相较于其他的技术来看,主宰3D IC产业的关键技术,未来仍将以矽通孔(Through Silicon Vias;TSV)制程为主。应用TSV来堆叠3维晶片是封装技术的一个新突破,其未来可以用来整合IC、逻辑晶片、RF、CMOS影像感应器与微机电系统。然而,一个新技术的成熟,必需经过多方面评估,因此,若要观察3D-TSV应用在3D IC的能力,并检视其目前可以达到的水准概况,至少需包含以下几项的评估[2]:
●钻孔技术
●填孔技术与应用材料
●标准的制程安排
●堆叠技术
●结合的技术
●晶圆薄化后的处理
因此,采用TSV技术堆叠IC相关之应用,将会波及到整个IC生态;在价值链上的成员,亦需妥善调整企业策略,才能利用TSV技术,来克服目前主流封装技术未来的限制。接下来,我们将针对TSV的技术应用概况作一说明。
现阶段TSV相关技术能力
根据市场上对TSV三维堆叠技术应用在3D IC时程之普遍看法,在接续CMOS影像显示器之后,下一波应该锁定在记忆体DRAM的堆叠上,那是由于记忆体堆叠较属同质性,在技术上较容易成形,因此,我们使用了DRAM堆叠的TSV技术能力,来观察并说明目前使用TSV技术时,可达到的技术水准指标,与未来的预测值[3]。
这其中包含了TSV孔的尺寸、薄化后的晶圆厚度、深寛比值等规格资料,并进行技术预测到2015年。另外,现在记忆体的封装,在今日主要仍是使用打线接合以及PoP的封装方式,两者大约仍占有80%以上的产值,而使用TSV来作堆叠的比例,亦将会从2007年的0.3 %持续地成长,并同时会在功能与封装尺寸上有所进展。例如,TSV的孔径,将会由目前的大于10µm,预估在2015年之后,缩小到不到5µm,至少缩减50%,而深宽比也将会放大到10倍以上,并将拥有不到50µm的间距。另外,在2015之后,使用3D-TSV制程作堆叠的记忆体市场,预估将至少有25%的规模[4]。
然而,尽管市场大部份业者乐观预估TSV的应用成长,但却有持保守态度者存在,根据Samsung的评估,由于记忆体堆叠的热处理问题,仍未有有效的解决方案,要乐观看待3D -TSV应用在记忆体产品上,可能仍需进一步审慎评估[5],也因此,表一的时程规划,可能将会往后延迟。
(表一) DRAM应用TSV制程的预测表[3]
|
~2009 |
2010~2015 |
2015~ |
孔径 |
10~30µm |
5~10µm |
1~5µm |
孔深 |
50~100µm |
25~50µm |
15~25µm |
晶圆厚度 |
50~100µm |
25~50µm |
15~25µm |
深宽比 |
3:1~5:1 |
5:1~10:1 |
10:1~ |
间距(Pitch) |
75~100µm |
50~75µm |
20~50µm |
TSV密度 |
~100个I/O |
100~500个I/O |
500~1000个I/O |
封装型态 |
DDP |
QDP |
8DP |
应用TSV加工的成本结构
以EMC3D联盟为例
投入TSV制程来堆叠晶片,成本通常都会是厂商的首要考量,而部份的半导体联盟,为了替会员评估相关成本,都努力尝试找寻TSV的成本模式作为依据,如EMC3D联盟即是个显例。自成立以来,EMC3D便致力于创造成本效益的角度,来评估执行TSV技术整体成本(CoO),而针对TSV成本方面控制部份,根据他们所公布的3年目标,也可稍为看出应用TSV时,市场上对成本的普遍看法[2]:
●2008年:利用联盟会员的设备与制程技术,将孔先以TSV制程导入到8吋晶圆的制作,并将成本控制在每晶圆400~500美元。
●2009年:可依技术趋势,来调整使用孔先或孔后的制程,以便产出同第一年规格的晶圆,但成本需下降至每晶圆300美元。
●2010年:妥善整合TSV制程于12吋晶圆的架构中,并改善TSV制程的可靠度,不论是孔先或孔后的TSV,都将控制应用成本至每晶圆200美元以下。
以目前的状态来看,EMC3D所设的成本目标,似乎进行得非常顺利。然而,应用TSV于3维堆叠,在目前的市场应用,每片晶圆大概仍需要200~300美元的加工成本,以这样高的成本,并不能满足应用TSV的成本效益需求,部份厂商已经宣称未来几个月将会将TSV成本,降低至每晶圆100~150美元的水准。
规划TSV成本架构
然而,理想的TSV成本应该要再压低,才能满足引进新技术的合理价格,而根据半导体厂商和制造设备厂商的说法,随着TSV爆发式成长普及,成本将降至每片晶圆50美元,这意味着对于每片晶圆3000~5000美元左右的总成本而言,TSV加工成本可控制在1~2%左右。另外,若将封装制程成本考虑进来,只要单片晶圆的晶片裁切量超过500枚,则每枚将不会追加超过10美分的成本[6]。
由于应用TSV时,规格会影响成本结构,若以孔的Feature Size为5×30µm的TSV制程为例,并根据EMC3D在iTSV所公布的成本结构来作分析,如图一所示,可以看出,若以整个iTSV制程应用在晶圆整合时的整体成本来说,在图中的统计总合为$183.31美元,稍稍低于目前在市场中普遍的CoO。另外,由图中亦可以看出EMC3D的iTSV制程,以Die Attach Bonding所花的成本$31.72最高,其次是Back Barrier/Seed的$21.32美元,再来便是Carrier Bonding与Thermal & CVD Barrier,各占$16与$15.86美元。此三项成本共占了将近47%,已将达一半的成本比例,应是TSV成本控制的主要项目。
《图一 执行iTSV于孔尺寸5×30µm制程之成本结构图》
![](/art/2009/08/311432111726/p1.gif) |
3D-TSV主要市场应用与时程
目前根据主要半导体厂的规划,3D IC的市场应用,主要大致落在影像感应器(CIS)、微机电系统(MEMS)、无线电装置(RF)、系统晶片(SoC),以及逻辑晶片等之异质整合应用上。而应用的时程规划,根据Yole[1]以及IMAPS聚集Amkor、Tezzaron以及EVG等3D晶片制程供应商所进行的规划指出,TSV的应用预计将会有以下的时程,图二是以Yole的3D-TSV预估时程图来辅助说明:
●2008到2009年,主要应用将于CIS、COC、简易的Memory-on-Logic;
●2009年底到2010年,将会于CIS背面作背面显影技术(BSI);
●2009年底开始,MEMS将会使用3D-TSV堆叠;
●2010年到2011年,将会有第一波的DRAM堆叠,会使用到3D-TSV,口径大约仍大于35µ没;
●在2013年底,将会有堆叠5层以上的记忆体产品问世,厚度大约介于20µm到75µm之间;
●到2012年底,3D堆叠的RF产品预计推出;
●2012年底至2013年,会有高密度记忆体与逻辑晶片的整合;
●2013年之后,预计将会有整合逻辑晶片、Flash与DRAM记忆体,以及RF晶片的3D SoC出现;
●2014年后,高度异质性晶片整合才有可能问世,届时的TSV孔径将会小于2µ没[7]。
《图二 3D-TSV技术应用预测时程[1]》
![](/art/2009/08/311432111726/p2.gif) |
3D-TSV应用产品趋势预估
这是目前应用3D-TSV在市场上比较具有共识的评估与预测。然而,若是以应用的产品来评估,图三则为Yole[4] [1]所提供的TSV应用成长预测图。由图中可以看出,最早出现的应用,是在CMOS影像感应器(CIS)上,接着,在2009年时,MEMS、无线SiP,以及记忆体堆叠的应用,也渐渐出现成长。以年复合平均成长率在50~60%的水准之下,则以记忆体堆叠的应用,成长最快,其次是Embedded Memories。而很明显地可以看出,到2010~2012年开始,3D-TSV市场预估会有显著的成长,iSuppli预估到2015年时,3D IC市场将会达到173亿美元的应用产值,而其中堆叠记忆体的产值,将预估约会有95亿美元。另外,目前主要的NAND Flash供应商例如Intel、美光、三星、东芝都已开发TSV封装技术,DRAMExchange的专家期望在3到5年内看到TSV能在高容量记忆卡、随身碟以及SSD等产品发挥更多的应用[8]。
《图三 应用3D-TSV的各类产品晶圆加工产出率成长预测图[1]》
![](/art/2009/08/311432111726/p3.gif) |
记忆体市场应用作先锋
以目前记忆体的市场应用,一般可以从可3C电子产品、工业设备元件、汽车工业,与伺服器应用等方面来作观察,因为这些设备都需求较高的讯号密度整合。使用3D-TSV技术应用于三维整合,将会为记忆体市场开启新的成长机会。虽然在目前景气需求尚待提振,似乎使用TSV技术在低成本的记忆体产品会面临许多挑战,不过确实的迹象显示,这种应用已经展开。 Yole估计在2009年底将有20000个三维整合的DRAM记忆体晶圆销售规模,并将会持续地成长。到2013年,如下图四所示,Yole预计电信(telecom)与电脑(computing)产业,将会大幅占用超过70%的3D-TSV堆叠记忆体市场[9]。
《图四 2013年应用3D-TSV于记忆体相关产品之预测产值百分比》
![](/art/2009/08/311432111726/p4.gif) |
提升3D IC应用的成熟度
综合我们对3D IC应用市场的观察,以目前的阶段来看,仍然属于未成熟的市场,反观自从IBM发表覆晶技术之后,也需经历几十年的时间,才有今日覆晶技术成熟市场的局面。因此,相较于覆晶技术而言,3D IC核心技术TSV也将经历一段相类似的技术开发生命周期。
其实,一个制程技术可以进展到足以量产的地步,必需具备制程中的可靠度评估、成本衡量,以及标准的制造程序等之标准的建立。针对3D IC的应用,我们条列以下的检核项目,以便提供后进厂商思考[10]:
●制程成本是否可以合理降低;
●是否可以明确界定市场未来的可行应用;
●3维设计自动化设备(EDA)是否可以支援制程设计;
●是否可以提供热处理和材料的问题;
●是否具有足以量产的工具设备,以便满足具有经济效益的产量需求;
●是否可以提供测试工具。
到目前为止,除了第一项成本控制,似乎已经有了较明显的进展,例如EMC-3D可以让使用iTSV制程的晶圆成本,控制在$145/Wafer的水准以内。而其他的项目,如市场应用的定位、支援的工具设备、可靠度的评估模式等,都仍处于初期的阶段。除了晶圆薄化、组装和最终测试方法外,大多数的制程都属于成长期,仍需进一步的作测试与标准化。
另外,以目前整个供应链而言,仍缺少可以提供TSV技术的代工厂(Foundry),综观全球的代工厂,只有台积电(TSMC)计划在2011年推出iTSV技术。若是代工厂普遍无法支援TSV制程,又或是IDM厂无法有效推出3D TSV的解决方案,3D IC产业短时间内,可能仍旧处于市场低迷的态势。此外,由于目前普遍认为使用TSV来堆叠晶片,在设备、材料以及工具等条件,都尚未成熟,也因此许多研发3D IC的大厂,都倾向走上Fab-lite的策略,若是台湾代工厂可以支援TSV制程,将可再把全球3D产业重心,持续再拉回到台湾。
(本文作者张嘉华为南台科技大学科技管理研究所助理教授;唐经洲为工研院系统晶片科技中心主任室特别助理)
<参考资料:
1.3DIC & TSV Interconnects, Yole Developpement, Nov/2008
2.EMC-3D Consortium Targets Cost-Effective TSV Interconnects, SemiConductor, Feb/2007, http://www.semiconductor.net/article/CA6409528.html?q=EMC3D
3.Highlights of 3D ASIP, SemiConductor, Nov/2008, http://www.semiconductor.net/blog/200000420/post/270037227.html
4.3-D chip stacks standardized, EE Times, July/2008, http://www.eetimes.com/showArticle.jhtml?articleID=208808499
5.Samsung devises 3-D DRAM with TSVs, EETimes, Feb/2009, http://www.eetimes.com/showArticle.jhtml?articleID=213403028
6.How much cost can be reduced for TSV technology, Nikkei business, Apr/2009, http ://china.nikkeibp.com.cn/news/semi/45584-20090409.html
7.3D IC Questions and Answers with the EMC-3D Consortium, SemiConductor, Oct/2008, http://www.semiconductor.net/blog/Perspectives_From_the_Leading_Edge/12504-3D_IC_Questions_and_Answers_with_the_EMC_3D_Consortium.php
8.Through Silicon VIA solution for stacking multiple NAND flash dies, DRAMeXchange, Oct/2008, http://www.dramexchange.com/WeeklyResearch/Post/2/616.aspx
9.Yole Report: Memory Packaging & Integration Trends, Advanced Packaging, May/2009, http://ap.pennnet.com/display_article/361691/36/ARTCL/none/none/1/Yole-Report:-Memory-Packaging--Integration-Trends/
10.Tackling the TSV Checklist, Feb/2009, http://ap.pennnet.com/Articles/Article_Display.cfm?ARTICLE_ID=353615>
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