以往的类比电路设计师都采用提升电源电压和操作电流来提高装置的运行速度和动态范围，但随着日渐重视的能源效益，这方法已不再适用。现今，除了要追求更高的操作频率、可用频宽、杂讯性能和动态范围之外，还必须维持功耗不变或什至把它降低。也就是说，业界追求的是性能/功率比更佳的元件。

美国国家半导体的PowerWise产品采用了创新的架构和先进的制作制程来开发，不仅高性能而且功耗相当低。本文将采用图一中的参考设计平台来展示如何利用高能源效益的类比到数位转换器（ADC)、全差动放大器和时钟调节电路来开发出一个完整的类比系统。接下来先介绍PowerWise技术。

《图一 完整的参考设计电路板，当中包含有ADC、全差动放大器和时钟调节器电路》

电路设计师的工具选择

开发出色的电路需要优秀的电路设计和采用合适的制程技术。然而，电路等级的设计属于公司的专利权资讯，很难去评估有关设计的专业知识或能力。不过这里有其他比较容易的方法可获取技术上的专业知识。无疑的是，「创新」是任何技术公司的活力泉源，而「专利」则是评量创新能力的最有效工具。美国国家半导体每年获得超过200项专利，当中大多数与制程和类比技术有关，直至现在美国国家半导体已拥有超过2900项专利。

为特定元件量身订造的制程技术

用来开发类比/数位转换器（ADC）的制程技术并不一定适合用来开发高频的低杂讯放大器。事实上，公司一般都会使用几种不同的制程技术，例如是CMOS、BiCMOS和SiGe等，而使用那一种则取决要求的元件参数而定。就算是电路的设计如何完美，假使没有优秀的制程技术配合也是枉然。

美国国家半导体的先进制程技术开发小组长久以来专注于开发高度特征化和模型化、可制造和可靠，以及创新和独特的制程技术。特别的电晶体是由公司内部的工程部通过不同的制程技术来开发，使产品可在最低的功耗下发挥出最佳的类比性能。不同于其他大多数的半导体供应商，美国国家半导体采用纯CMOS技术去设计大部份最新的ADC。

今天，CMOS技术无处不在，原因是CMOS的逻辑闸仍没有任何的静态功耗，而且拥有较高的驱动电流和速度。考虑到ADC内包含有大量的数位电路，因此用纯CMOS技术去实现电路设计便可比用BiCMOS时更低的功耗。数位CMOS闸电路在直流模式下不​​会消耗电流，但双极的闸电路即使在直流模式下都需消耗电流，因为电路需要偏置电流来维持性能参数。结果，晶片中的数位部份会消耗较多的电流，使得整体的功耗较大。

此外，美国国家半导体亦特别开发出像是VIP10制程来配合放大器电路的设计。 VIP10是一种高速、介质隔离的互补双极（complementary bipolar）电路制程，它在一片键合晶圆（bonded wafer）上采用深槽（deep trench）技术来作出完全的介质隔离，以及达到最佳的高速放大器性能。用在键接晶圆上的深槽技术可将寄生电量尽量降低以获得更优的功率/频宽性能、较低的失真和更细小的晶片尺寸。采用高性能NPN和PNP电晶体的互补双极电晶体设计可以为现今的高速放大器带来最佳的性能组合，包括高频宽、低功耗、低电源电压、大输出摆幅、高输出电流和低失真。对于双极电晶体来说，最常用的AC品质因素是过度频率（FT），在这频率下共发射极电流增益下降到单位级。

在VCE＝5V下，VIP10 NPN和PNP的FT分别为9GHz和8GHz，大约比同类竞争产品的制程高出50％。电晶体的高FT意味着在某给定操作点下其发射极-基极扩散电容将会处于低数值。配合VIP10电晶体，美国国家半导体可以设计出频宽超过1GHz或频宽在100MHz范围以内的放大器，而其功耗可以非常低。

这是由于内部阶段（internal stage）即使在很低的操作电流下都会出现低的相位位移，原因是扩散和寄生电容同时都被大幅削减。对于某些双极制程来说，FT可以在较低电压下大幅地下降，但若采用VIP10制程，那即使Vce＝1V，FT都可维持在高水平：NPN可达7GHz而PNP可达5GHz。公式一表示出一个双极电晶体的过度频率是如何计算出来。

创新技术

上述已探讨过最佳的电路设计方法、专利架构和先进的制程技术，让电路设计师可以运用业内最出色的技术。这些强化系统能够使设计人员在竞争激烈的市场中开发出与众不同的产品。为了进一步超越竞争对手，系统架构工程师必须追紧未来的工业发展。创新的技术例如PowerWise可以使数位处理器（例如是DSP或FPGA等）中的DSP或FPGA功耗降低达70％。

PowerWise采用自适应电压调节（Adaptive Voltage Scaling；AVS）和临界值调节技术，自动将数位逻辑电路中的活跃和漏电功耗减到最低，而且期间所牵涉的系统开销亦非常少。 PowerWise技术是一种可供所有电路开发商使用的先进系统能源管理方案，其内容不单完备而且还可提供详细的智慧财产资讯。透过使用简单的标准硬体介面，加上美国国家半导体与其他业内知名厂商如ARM、TSMC、UMC和Synopsys的合作，确保了这项技术可应用到任何的CMOS制程上，而且设计工具和流程都已标准化。

建立完整的类比系统

参考设计（reference design）对于工程人员来​​说相当重要，它提供一个良好设计作业的样板，尤其是如何在不增加功耗的前提下提升性能。大多数困难的设计问题，例如是正确的元件选择和放置，以及布局和布线等，都可在这些设计参考中找到答案。美国国家半导体多年来一直帮助客户创建高性能类比系统，现在已成功建立了一个设计参考库，能够说明如何设计最佳的系统性能。以最新加入参考库的ADC14DS105KARB参考设计为例，它采用了最新的PowerWise 家族LMH6552 1.5GHz差动驱动器来作为讯号路径的一部份。这元件与高速的ADC14DS105资料转换器和定时方案结合在一起后，便可为工程人员提供一个设计测量仪表的最佳起点。

ADC14DS105KARB接收器参考设计板

ADC14DS105KARB是一个近零中频接收器（near-zero IF receiver）参考设计板，它所使用的元件如下：

ADC14DS105KARB（图二所示为其方块图）是一块中频接收器子系统参考设计板，它采用一对LMH6552差动驱动器和一个双路ADC，可以立即测试适用于直流电至40MHz讯号频率的正交直接转换或近零中频接收器。这接收器架构现已被广泛应用到WiMAX和WCDMA接收器系统。

由于ADC的输入频宽高达1GHz，而差动放大器增益级的频宽则高达1.5GHz，因此若输入讯号不超过40MHz，大讯号的讯号/离讯比可达73.3满刻度分贝值（dBFS），而无杂散讯号动态范围（SFDR）则超过85dBFS。这款电路板除了采用LMH6552之外，还安装了美国国家半导体的14位、105MSPS、低失真、低杂讯、并可输出串列LVDS资料的双通道类比/数位转换器ADC14DS105、低抖动时钟调节器LMK02000以及多个具能源效益的电源管理电路。

《图二 参考设计板的方块图》

LMH6552是一个高性能全差动放大器，它能提供驱动14位元高速资料获取系统所需的超强讯号保真度和宽阔的大讯号频宽。通过采用专利的差动电流模式输入级架构，使LMH6552能够在不牺牲响应平坦度、频宽、谐波失真或输出杂讯性能下在增益大于一个单位级下操作。

配合外建的增益集电阻器和整合式的共模回馈，使得LMH6552可被配置成一个差动输入到差动输出或讯号单端输入到差动输出的增益级。 LMH6552的输入端可作交流耦合或直流耦合，因此其应用范围非常广泛，包括通讯系统及高速数示波器的前端电路。

LMH6552的电流回馈拓墣使装置即使在高增益值下，只需选择合适的回馈电阻（RF1、RF2），便可提供有超强增益平坦度和杂讯性能的增益和频宽独立性。在大多数的应用中，RF1都被设定成等于RF2，因此增益是由RF/RG的比例所决定。

LMH6512的资料表针对各种各样的增益建议出最佳的回馈电阻器数值。无论是过大或过小的RF都会对稳定性构成影响。在许可的情况下，回馈电阻器亦可以用来调节频率响应。

电流回馈放大器的的优点是相对于其对手电压回馈需要较少的内部增益级。通常一个电流回馈放大器主要包含有一个输入缓冲器、一个增益级和一个输出缓冲器。拥有较少的增益级意味着经过开放​​回路电路的延迟会较少，从而在相同的功耗下能获得较大的频宽。

图三中的基本电流回馈（CFB）拓朴是一个单级放大器。电路中的唯一高阻抗节点是在输出缓冲器的输入。 VFB放大器通常需要两个或以上的增益级才能获得足够的开放回路增益，这些附加的增益级不单会增加延迟，而且还会降低频宽的稳定性。

《图三 基本的电流回馈（CFB）拓朴》

图四说明了放大器的参考电路板配置。当中的输入是50和直流耦合。 LMH6552被配置成单端到差动模式转换，而ADC14DS105的VCOM输出会用作放大器的共模输入。每一个放大器都被配置成有6分贝的增益，因此最大的输入讯号电平为1Vp-p，并在放大器的输出处产生出2Vp-p。这里建议放大器最好由一个双电源轨来供电（±5VDC），但电路板亦可被配置成在单电源模式下操作，只需在VCCAA-和VCCAB-处安装跳线便可，而详细资讯可参考LMH6552资料表中有关LMH6552单电源操作的部份。为了获得最佳的失真性能（最佳SFDR），建议采用一个低杂讯讯号产生器来驱动评估板的讯号输入，而讯号产生器的输出应该经过带通滤波以抑制由讯号产生器所引致的谐波失真，以及容许进行精确的杂讯和失真性能测量。然而，跟随在LMH6552之后的43MHz的5阶低通滤波器可过滤讯号产生器的宽带杂讯，进一步改善ADC的杂讯性能。滤波器输出会被类比/数位转换器取样。

ADC14DS105是业界第一款带有串列化LVDS输出的14位高速、1GHz FPBW的双路类比/数位转换器。装置的串列化LVDS输出可大大地简化电路板的布局，原因是它大幅地减少了需要跨过电路板或在电路板之间的导线数量。

《图四 LMH6552电路和5阶低通滤波器》 - BigPic:566x311

用来替类比输入取样的ADC时钟讯号是由一个经LMK02000精密时钟调节器控制的VCOX所产生。该LMK02000为用户提供一个设有时钟分配区的超低杂讯锁相回路（PLL），其可提供5个LVPECL输出和3个LVDS输出（全为差动）。

每一条在LMK02000上的时钟输出通道均包含有一个除法器区块和延迟调节时钟。 LMK02000一般都会跟一个低抖动的VCOX连接在一起。在这情况下，一个Crystek型号的CVHD-950X-100.0可提供一个单端CMOS时钟讯号来驱动ADC的时钟输入。 LMK02000的锁相回路可把这个VCO​​X锁定到一个25MHz的参考振荡器（Connor-Winfield型号CWX823），而LMK02000的锁相回路计数器、相位检测器和电荷泵是用PIC微控制器电路板来编程，详情请参考用户指南。

LMK02000的讯号抖动仅为128fs均方根（输入的时钟范围由100Hz到20MHz）。图五表示出时钟的相位杂讯性能，当中的资料是在LMK02000的CLKout4测量出来。从VCOX产生出来的单端时钟讯号会供给ADC14DS105的CLK输入。

《图五 LMK02000的相位噪声性能》

《图六 典型SFDR和SNR性能与输入频率的关系》

LMK02000精密时钟调节器将多种功能结合在一起，包括抖动清除/重新调节、倍频和参考时钟分配。装置整合了一个高性能的整数-N锁相回路（PLL）、一个局部整合环路滤波器、三个LVDS输出和5个LVPECL时钟输出分配区块。

图六所示为差动放大器、带通滤波器和ADC的结合通道响应，注意图中最佳的动态性能和通道间的匹配性。

---作者为NS美国国家半导体资深应用工程师---