虽然半导体产业可大致分为设计、代工、及封装测试三大领域，但各领域的业者却一定不会否认「整合」对半导体产业发展的重要性。因此，近年来半导体产业即积极朝向系统单晶片（SoC）与系统级封装（SiP）方向发展，以求达到产品效能与便利性的提升。然而在系统单晶片目前仍面临许多短期内尚无法克服的挑战时，属于系统级封装的堆叠式晶片级封装技术由于具备多项优势，并广泛应用于各大资讯产品中，已成为业界现阶段的主流解决方案。参考(图一)。

《图一 系统级芯片封装与系统单芯片示意图》

系统级封装（System in Package；SiP）之发展背景与定义

由于堆叠式晶片级封装技术属于系统级封装的型态之一，因此在谈到该技术时，先就系统级封装技术之发展背景谈起。系统级封装概念始于1990年代，为强化产品之效能整合度，诸如NEC、Toshiba、三菱与夏普等日本知名半导体厂商，皆投入开发相关技术，并零星应用于可携式电子产品中，直到英特尔与AMD两大半导体厂也投入该项技术的发展后，系统级封装技术的应用才逐渐在业界普及，并多元应用于手机类产品中。

除了上述的国外厂商积极开发系统级封装技术外，国内已有厂商在去年底推出采用系统级封装的两款数位相机用晶片。此外日月光也在1999年即投入系统级封装技术的开发，并为客户提供各种系统级封装的服务。

系统级封装技术概念与重要性

系统级封装与系统单晶片，同样都是为了因应电子产品轻薄短小的发展趋势所发展出来的技术，但系统级封装在现阶段被认为比系统单晶片更具有发展优势，主因在于该技术是将不同的晶片或其他电子元件，整合于同一封装模组内，以执行某种相当于系统层级的功能，具有高效能与低成本的优势。至于一直被业界所期待的系统单晶片，系将包括处理器、记忆体、周边电路及其他相关应用电路都整合至单一晶片上，也同样具备强化产品效能等优势，但因技术目前仍未成熟，导致良率偏低、成本过高等挑战尚待克服。

因此，为克​​服系统单晶片目前的技术瓶颈，其替代方法是将系统单晶片中的各项功能在前段分开生产，而在后段组装时，再利用基板连结，打线连结或覆晶连结的方式，将这些功能整合，虽然这可能会导致组装成本微幅的增加，但技术上的障碍却降低，可以提供较佳的良率，获得较多的产出，同时也可达到系统单晶片的目的。因此在系统单晶片的相关技术尚未成熟之前，系统级封装便在这段过渡期间提供一个具有成本优势的替代方案。

目前系统级封装主要有两种方式，一种是晶片与晶片的堆叠，即称为堆叠式晶片级封装（Stacked Chip Scale Package；SCSP），另一种为两个或数个已经完成封装的晶片，利用SMT制程，将其已完成单一晶片封装的产品堆叠起来，而成为一复合式的封装体，称为立体式封装（3D package）。由于目前以堆叠式晶片级封装为主流技术，因此本文将针对该项技术进行深入探讨。

堆叠式晶片级封装的优势与应用

堆叠式晶片级封装的重要性与优势如下：

1.减省空间、增进电性效能

堆叠式晶片级封装主要应用于行动电话的产品上，其所带来的效益主要是减少晶片所占据的空间，加上堆叠式晶片级封装可将晶片（die）间的电路距离变短，可以提供较佳的电性效能并降低干扰问题。

2.大幅降低整体成本

堆叠式晶片级封装方式是把多颗晶片封装在内，可节省电路板的面积、减化生产流程，并在最终的测试阶段时，会因基板上晶片（die）数目减少，大幅减化测试的成本与时间，进而促使产品的整体成本降低。

3.提高具整合性／多重功能晶片（package）之良率

当数颗晶片堆叠在一起封装时，虽然有其上述的效益，但是相对而言，也可能产生失败的风险，也就是如果当其中一颗晶片失效时，将影响整个封装后的产品功能损失，以致浪费了其他功能正常的晶片。所以，在包装数颗晶片中，如果其中有一颗的成本较高，为了避免因为其他低单价晶片可能失效，而影响到这颗高单价的晶片，因此采用立体式封装，也就是先把这些晶片适当地分组封装，接着再合并在一个模组上，即可降低损失的可能性。

特性与应用趋势

为了因应电子终端产品轻薄短小的需求，堆叠式晶片级封装内不论堆叠了多少颗晶片，封装后的外型却不能有太大的变化，而唯一的解决之道便是将各晶片的厚度磨薄，因为在晶片为5 mil的厚度下，一个封装内可以同时放进2到3颗晶片（die），当晶片变为4 mil时，在相同的封装厚度下​​则可以容纳4颗到5颗的晶片，若当厚度降到3 mil时，同样厚度封装内的晶片数便可提升到5到7颗。以日月光目前在堆叠式晶片级封装的量产技术而言，已经可量产5 mil的厚度，目前正朝向4 mil的方向发展，预定到年底之前，晶片的厚度可望降至3 mil。

记忆体是目前较常采用堆叠式晶片级封装的产品，例如快闪记忆体与SRAM的堆叠；但值得注意的是，在进行不同晶片的搭配时，要确实地掌握到个别的特性与成本。例如，DRAM就不适合与快闪记忆体堆叠在同一封装体内，因为DRAM在封装完成后，还需进行一项高温筛选（burn-in）测试过程，由于存在5％到10％的高失败率，所以当DRAM与其他晶片封装在一起后再进行这项测试时，将连带造成其他晶片的损失，导致产品成本的提高。

所以当封装的晶片中包含有DRAM时，便会考虑采用立体式封装技术，过去曾以并列式（side-by-side）多晶片封装方式，将逻辑晶片与DRAM封装在一起，但在随后进行高温筛选（burn-in）测试时，却因DRAM无法通过测试，而导致逻辑晶片也随之报废。因此，在进行DRAM与其他晶片合推叠式晶片尺寸封装时，立体式封装技术仍是最佳选择，其步骤为先将DRAM与其他晶片分开封装，使DRAM单独进行高温筛选（burn-in）测试封装，最后再将通过测试的产品与其他已另外封装在一起的晶片，进行堆叠式封装以成为单颗的形式。

此外，部分的通讯晶片也是采用堆叠式晶片级封装，如将基频、快闪记忆体与SRAM放到同一个封装之内。不过，对于通讯产品，尤其是行动电话，虽然它们对体积的要求相当敏感，但也不建议把射频晶片与其他晶片一起堆叠封装，因为射频晶片属于高频产品，较易产生杂讯干扰。

堆叠式晶片级封装技术解析

堆叠式晶片级封装技术主要分成以下两种型态：

《图二 两颗堆栈式封装型态》

《图三 三明治结构的堆栈式封装型态》

于持续增加的堆叠晶片数量，短时间内不会影响封装型态的改变，唯一需考量的是当晶片数增加，却同时要求晶片厚度变薄时的困难度，将大幅考验封装厂商的制程技术。

堆叠式晶片级封装的关键技术

为了适应堆叠式晶片级封装的厚度，晶片都需经过研磨过程，中间可能产生晶圆翘曲易碎与打线问题，特别是当晶片变薄后，也会削减晶片本身的强度，增加打线时的困难度。因此解决这些问题，是一项很重要的制程技术。

另外，在焊线的制程中，当堆叠式晶片的上层晶片的尺寸大于下层晶片时，便会产生所谓悬空（overhang）的情形。这种情况将会造成上层晶片的震动，而将增加打线时的困难度，因此在进行堆叠式封装时，如何克服上层晶片悬空的部份，将是封装业者所应考虑与处理的关键技术。

此外，堆叠式之产品，通常会包含逻辑、混合讯号晶片、记忆晶片等，如何进行产品之测试与如何进行失败分析，都是程式工程师最大的挑战。

堆叠式晶片级封装的发展现况及未来蓝图

虽然堆叠式晶片级封装并没有所谓的业界标准，目前都是各业者自行开发。然而堆叠式晶片级封装之关键技术与制程步骤，则与系统级封装之必备条件密不可分，其中牵涉的技术领域包括系统整合、基板之设计与制造、多重晶片模组封装和多功能平台测试等各方面的能力，而目前，在半导体后段制程服务中能兼备以上能力的供应商寥寥无几。因此，目前在堆叠式晶片级封装技术上，除了以降低晶片厚度与增加晶粒数为发展指标外，对于制程中各个环节所需的能力，都需要加强或进行整合，才能有效降低成本及加速产品的上市时程。

然而尽管堆叠式晶片级封装的技术发展不断前进，并持续满足现阶段市场趋势需求，但于此同时各家厂商仍需积极克服系统单晶片的技术瓶颈，并致力整体成本的降低，使半导体的整合概念真正落实。

（本文作者为日月光半导体研发部副总经理）