要将自旋轨道力矩磁阻式随机存取记忆体（SOT-MRAM）用来作为底层快取（LLC），目前面临了三项挑战；微缩性、动态功耗，以及可供量产且尺寸紧凑的零磁场磁矩翻转技术。比利时微电子研究中心（imec）在2022年IEEE国际电子会议（IEDM）上提出一套创新的SOT-MRAM架构，能够一次解决这些挑战。

近年来，SOT-MRAM技术的开发热度在半导体业攀升。SOT-MRAM是一种非挥发性记忆体，具备优良性能，适合用来当作嵌入式记忆体，例如高效能运算与行动装置的三级（L3）与四级以上快取记忆体。目前的快取记忆体通常采用具备极速读写能力的挥发性SRAM元件。

然而，由於微缩限制，SRAM难以持续扩充位元密度，使得开发人员不得不寻求替代元件。此外，在非运作状态下，SRAM储存单元的散热问题越来越严重，导致待机功耗增加。MRAM等非挥发性记忆体不仅有??缩小储存单元的尺寸，利用其非挥发性，还能解决待机功耗的问题。

SOT-MRAM性能亮点：奈米级开关速度、耐久重复读写

SOT-MRAM由技术成熟度较高的自旋转移力矩磁阻式随机存取记忆体（STT-MRAM）发展而来，由於耐久性更隹，开关速度更快，因此在快取记忆体的应用潜能更大。这两种MRAM记忆体单元的「核心」都是磁性穿隧接面（magnetic tunnel junction；MTJ）。

该接面包含一层钴铁硼（CoFeB）固定铁磁层与一层钴铁硼（CoFeB）自由铁磁层，两者之间包含一层氧化镁（MgO）介电薄膜。资料写入透过转换自由层的磁性来实现，自由层即MRAM记忆体单元的「储存」层。资料读取则是利用流经磁性穿隧接面的电流，测量该接面的磁阻大小来实现。

该穿隧磁阻（tunnel magnetoresistance；TMR）的高低由自由层与固定层的磁矩方向来决定，也就是说，如果两个铁磁层的磁矩平行且同向，则为1，若为平行但反向，则为0。

图一 : MRAM穿隧磁阻在读取资料时的运作原理：上层绿色为固定层（RL），下层绿色为自由层（FL），蓝色为氧化镁（MgO）介电层，i为读取电流。

STT-MRAM与SOT-MRAM的主要差异在於写入电流的几何设计。STT-MRAM的写入电流垂直於磁性穿隧接面，SOT-MRAM则采用平面设计，将写入电流注入邻近的元件底层（SOT layer）内，通常是诸如钨（W）等重金属。

因此，在SOT-MRAM设计中，读取与写入为不同路径，进而大幅提升元件的耐久性与读取稳定性。从平面方向注入电流还能解决STT-MRAM的开关延迟问题。2018年，imec首次展示可靠的SOT-MRAM元件，翻转速度降至210ps，读写循环次数高达5x1010次以上，功耗仅需300pJ。

SOT-MRAM未来挑战：缩小尺寸、降低电流、量产技术

SOT-MRAM具备非挥发性，所以在高储存密度下，待机功耗比SRAM还要低上许多。然而，由於写入电流较大，动态功耗也相对较高。

另外，为了在嵌入式记忆体应用，与SRAM实际一较高下，SOT-MRAM需要在扩充储存密度方面创新发展。不同於传统的平面式磁化设计，而是在固定层与自由层导入垂直型磁性穿隧接面（p-MTJ），记忆体单元的构形就能不再限於矩形，进而释放更大的微缩潜能。

虽然如此，这项技术发展的症结仍是元件架构。采用柱状设计的STT-MRAM元件具备两极（two-terminal）结构。在记忆体阵列中，每个磁性穿隧接面仅需一个选取元件来定址待读取或待写入的储存单元，该元件通常是（存取）电晶体。SOT-MRAM的读取与写入路径不同，因此是三极（three-terminal）结构元件。在此情况下，每个储存单元需要两个存取电晶体，分别负责读取与写入资料。因此，尽管区分读取与写入路径可以提升元件可靠性，但也因为增设了一个电晶体而需更多的布线空间。

另一个难题是量产技术。2018年，imec展示了SOT-MRAM元件模组的全面整合方案，采用12寸晶圆CMOS制程，藉此促进业界采纳。但是要在SOT-MRAM导入垂直型磁性穿隧接面其实有个难点，就是在写入资料时必须另设一个平面磁场。该磁场是用来破坏元件的结构对称性，以确保磁矩会翻转。

换言之，若无此磁场，就无法在启动写入电流後控制自由层的磁化方向。在SOT-MRAM的研发阶段，可以透过施加外部磁场来实现，但最终的元件设计必须在有限的元件空间内自行产生稳定的磁场。

关键优化步骤

到目前为止，迎击上述各项挑战的解决方案已经顺利亮相，其中几项技术由imec领先展示於12寸晶圆制程。

在处理元件底层（SOT layer）图形化的硬遮罩嵌入一层铁磁材料，就能透过材料内部的自旋轨道交互作用来控制磁矩方向，而无需外部磁场。铁磁层可以诱发感应，在磁性穿隧接面的自由层上产生一个小型的平面均匀磁场。2019年，imec的展示说明了这项零磁场磁矩翻转技术具备可靠性，还能将SOT-MRAM元件的写入时间降至奈秒以下。

写入电流增加所带来的问题可以透过闸极电压（voltage-gate；VG）辅助方法来缓减。在VG-SOT-MRAM元件中，自由层磁矩的翻转同样是利用自旋轨道力矩（SOT）作用，透过平面电流来改变磁矩方向。但多了个由电压控制磁异向性（voltage-controlled magnetic anisotropy；VCMA）的闸极作为辅助，利用在穿隧阻障层形成的磁场来降低能障。如此一来，写入资料所需的电流就会变小，进而降低动态功耗。

采用电压闸极辅助设计还能有助於实现多柱型或多位元的元件设计。之前每个金属底层只能连接一个柱型磁性穿隧接面，现在可以连接四个以上。在多柱型、多位元的元件设计下，透过VCMA闸极施加的电压就能选取所需的磁性穿隧接面（即位元），进而降低能障，方便磁矩翻转。共用金属底层的四个磁性穿隧接面仅需一个（大型）电晶体，而非四个电晶体，使得记忆体单元的整体尺寸更为紧凑。

然而，这些零磁场解决方案至今仍未与多柱型设计完全整合。举例来说，如先前所述，零磁场磁矩翻转技术需要在每个垂直型磁性穿隧接面（p-MTJ）嵌入铁磁层，这就大大折损元件微缩的可能性。

整合解决方案：多柱型零磁场闸极辅助SOT-MRAM

在2022年IEEE国际电子会议（IEDM）上，imec展示了具备完整功能的创新SOT-MRAM元件，一次解决上述所有技术难题。

图二 : 多柱型元件与电压控制磁异向性（VCMA）作用的示意图：（a）闸极电压能调整磁矩翻转时的能障；（b）采用异质材料的元件底层能在多柱型元件实现零磁场翻转。（於2022年IEEE国际电子会议展示）

第一，采用可扩充的零磁场解决方案，方法是在元件底层导入一层平面的磁性材料，作为异质材料自旋作用的来源。这层共用的磁性材料与不同的磁性穿隧接面进行耦合，提供各个记忆体单元所需的磁场，但又不属於任何一个，进而提升元件的微缩性。

第二，利用电压控制磁异向性（VCMA）作用来协助调整与降低写入资料所需的电流，促使磁矩顺利翻转，最终降低所需能耗。

图三 : 上方曲线图显示不同零磁场元件的每奈秒（ns）能耗与资料保存能力。与其它叁考元件相比，具备异质底层的元件效率更高。（於2022年IEEE国际电子会议展示）

第三，利用闸极辅助设计，每位元所需的电晶体就会减少，从而缩减元件尺寸，利於进一步微缩。

透过这套元件设计，无需外加磁场就能翻转磁矩，且翻转效率高，功耗仅60fJ/bit，翻转速度也很快，仅需不到300ps，重复读写次数更高达10M¹²次以上。不仅适用於单柱型或多柱型SOT-MRAM元件，还能与12寸晶圆CMOS制程与後段制程进行整合。

图四 : 在无外部磁场的情况下，不同脉冲宽度的开关??路图。高速的零磁场翻转能在小於0.3ns的脉冲宽度下实现。（於2022年IEEE国际电子会议展示）

迈向业界量产

这个创新的SOT-MRAM架构提供了上述性能优势，在高密度的底层快取记忆体应用上，是极具潜力的候选元件。

在步入市场前，仍有几项技术有待开发。现阶段的开发重心在降低磁矩翻转的功耗，做法是同步提升底层元件与磁性穿隧接面的设计。此外，imec团队也在研究SOT-MRAM的记忆体阵列设计，并推动这项技术迈向商业化。

SOT-MRAM未来可能作为独立式快取晶片的部分构件，透过晶粒接合（die-to-die）或晶粒对晶圆（die-to-wafer）接合技术，与逻辑元件或低阶快取记忆体相互连接就概念而言，与AMD采用3D垂直快取设计的3D V-CacheTM技术相似。这种采用晶片外（off-chip）设计的解决方案能在不同晶片分别进行元件优化，比起传统的嵌入式底层快取，成本效益更隹。

（本文作者为比利时鲁汶比利时微电子研究中心Sebastien Couet与Gouri Sankar Kar；编译／吴雅婷）