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デジタル アップ サンプリング DAC とブロード バンド システム設計
作法不同 FPGA成本也有差异

【作者: Philip Pratt】2014年11月10日 星期一

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随着网路频宽的增加,也使得基础建设的系统设计必须跟上脚步,

才能满足其需求。而我们都知道FPGA在这当中扮演重要的角色,

但搭配的DAC的不同,FPGA的成本也会不同。


刊头 :
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在宽频传输系统中,FPGA(可编程逻辑闸阵列)的造价十分昂贵,因为需要高速内部逻辑与高速序列器/解序列器(SerDes)。通讯系统若要传输宽频讯号,无法忽视速度要求。但假设系统不需要占用庞大连续频宽,只使用两条非连续性频带,FPGA内部是否有必要建置宽频数位升频器(Digital Up-Converter;DUC)同时处理两条频带?这么做又是否符合成本效益?


过去为了在路径上产生宽频率间隔讯号,FPGA数位升频器必须快速运作,才能提供足够的超取样余量,在同样的资料流内置入宽频率间隔讯号,再送至高速DAC(数位类比讯号转换器),但如果DAC内部已经拥有独立的高速数位升频器,又会出现什么情况?


若在双复径内插DAC之中,增加多频总和区块,两个FPGA数位升频器能以较低速率产生两项复数讯号,并且在SerDes高速晶片介面中维持区隔。内插DAC能接收两项速率较低的复数讯号,独立内插与混合至所需的频率区隔,并在DAC内将资料结合为单一宽频讯号,供应单一传输路径。这种作法能降低FPGA数位升频器逻辑速率,亦可减少数位升频器与DAC之间资料介面的速度负担。


在以下的范例中,我们会比较两种方式,并检视个别优点。两者都希望避免占用庞大的连续频宽,尽量在最低功率与成本的条件下,区隔两条独立资讯频带,且只需运用德州仪器最新的DAC(以下分别以A与B称之)的功能与特点,即可完成两项范例。


FPGA内建数位升频器 就会比较贵


图一 : 数字升频器在FPGA内的总和表现。
图一 : 数字升频器在FPGA内的总和表现。

图一示范最常见的方法,在宽频综合输出模式下,使用多通道FPGA数位升频器。多通道FPGA数位升频器透过拥有两个资讯区块的两个数位升频器通道运作。每个FPGA数位升频器通道内插并数位混合载波至宽频率区隔,并在FPGA内加总。由于多数内插与混合过程都在FPGA内进行,故内插DAC需要极为高速的介面。


关于JESD204B(意即序列器/解序列器)的说明将有助于读者们了解整体讯号链设计的全貌。 JEDEC JESD204B支援每条SerDes线路最高12.5 Gbps。其中使用8b/10b编码,即每个八位元文字被序列为十位元文字,速度提高十倍。为连接至16位元DAC,序列化需达20倍,故1.23 Gsps的16位元文字(DAC38J82与DAC38J84的限制)需要24.6 Gbps的8b/10b编码资料。由于JESD204B支援上限为12.5 Gbps,故每个16位元DAC文字需要两条线路,而FPGA数位升频器会产生复数资料路径(IQ),故需要四条总共12.3 Gbps的线路,才能达成一条16位元的1.23 GSPS有效速率连接至DAC。


在此范例中,DAC内插滤波器的导通频带相当于复数资料速率八成,而宽频FPGA数位升频器在被序列化前的输出速率为1.23 GSPS。


内插滤波器的导通频带(±500 MHz)内,约有1 GHz的复数资讯频宽,资讯频宽意指可供FPGA数位升频器输出至DAC之意向频谱(intentional spectrum)占用的讯号频宽。


拥有约1 GHz的资讯频宽固然很好,但也有代价。需要单一FPGA逻辑速度需求达1.23 GSPS、SerDes速率需求达6.15 Gbps(八条线路)或12.3 Gbps(四条线路),故得采用多相位数位设计。 FPGA的闸极数量也得随时脉相位增加,甚至可能随核心逻辑速度需求增加。此外,只有最高级的FPGA才具备12.3 Gbps SerDes。


一旦复数的16位元1.23 Gsps资料在DAC38J82解序列后,就会以2x内插至2.46 Gsps,将DAC类比输出反折讯号移出频带,降低抗混淆滤波器需求,为DAC混合器提供约±1 GHz的实质NCO调变范围。复数的混合器将1Ghz的资讯频宽当做一个区块偏移,由于两条频带在FPGA数位升频器就已混合,故在资讯频宽内无法分隔。


为了满足系统设计的高速频宽需求,讯号链的设计也必须有所因应,

但你是否就要动用到更新、更昂贵的FPGA?就看DAC本身的规格是否有内建数位升频器了。

DAC内建数位升频器 可降低FPGA成本

图二提出另一种策略,运用四通道DAC38J84内的双通道复数数位升频器及总和区块。既然DAC最多可以16x内插,并达到2.5 GSPS,故选用156.25 MSPS速率的FPGA数位升频器,假设DAC内插滤波器的导通频带相当于复数资料速率八成,则每项FPGA数位升频器可提供约125 MHz的复数资讯频宽。



图二 : DAC内的数字升频器总和。
图二 : DAC内的数字升频器总和。

因为只使用156.25 Msps,JESD204B的序列功能可减少线路数量或降低速率,线路从四条减为一条,依然可维持12.5 Gbps。而且为节省成本,更可能会选用可轻松支援156.25 Msps逻辑速率与3.125 Gbps SerDes的FPGA。两条复数的FPGA数位升频器路径需要四条3.125 Gbps的SerDes线路,即使是低成本FPGA也普遍能够支援此需求。


资料送至DAC解序列后,总和之前会在DAC内的两条复数路径内处理,每条复数路径以16x内插至2.5 GSPS,每条路径亦使用两个独立的2.5 GSPS数值控制振荡器( Numerically-Controlled Oscillators;NCOs),让每个载波区块位移±1 GHz。虽然就数理上而言可达±1.25 GHz,但实际上若考量类比抗混淆滤波器,±1 GHz较为可行。经过个别区块频率排列后,两项复数讯号相加,送至两个DAC,输出单一复数射频路径,之后由复数射频调变器进一步调整载波区块至更高频率。


结论

从这两种设计方法可以看得出来,不管是用何种设计方式,数位升频器绝对都是关键角色,只是差别在于它被放在DAC或是FPGA之中而已,单就频宽或是速度上的考量来说,这种差异性的确有助于协助工程师选用何种方案来达到设计目标。然而,就实务而言,这类系统设计要考量的面向还是不少,要选择何种方式,就端看工程师的决定了。 (本作者现为德州仪器业务开发经理)


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