高效能数字系统中经常使用的许多技术虽然存在着标准，主要的测试要求则可确保所有组件的同步化及整体无缝的整合效能。终端装置可能包含多个子系统，这些系统有的需要与彼此和外界通讯。这是整合测试的延伸范围，必须验证整合功能的时序与子系统间的通讯。这项测试需要工具，除了对单一组件也对整个系统进行评估。

《图一 模拟与数字量测差异。》 - BigPic:599x383

《图二 MSO70000可提供模拟与数字讯号的时间关联检视。》

系统测试简介

在增加功能与提升效能的过程中，工程师经常需要在设计中同时使用模拟与数字讯号。这让测试工作变得复杂，需要专用的工具，检视待测装置上各测试点的状态。例如，模拟测试需要精确的电压值，以进行振幅、时序或眼状图量测等物理层分析。示波器一直是进行这项工作的主要工具。数字系统测试只使用逻辑状态值，且仅可使用时序信息。透过时间关联，可进行许多数字讯号总线或通讯协议层级分析。数字系统测试与除错可能需要对特定总线周期 (例如内存读取或写入) 进行触发。具宽总线功能的逻辑分析仪，通常用于数字系统测试。

在许多情况中，当硬件与软件工程师协力找出特定问题的根源，以排除问题时，会需要检视总线的信息，这些信息同时包括电路图和更高层次的抽象信息（例如串行总线通讯协议的已译码检视）。许多设计拥有大量的硬件组件，用来执行特定工作，这些组件可能位于电路板的不同部位。为了检视组件间的互动，工程师需要对待测装置进行系统层级的检视。工程师所面临的挑战在于确保组件运作同步化，这表示测试设备除了需能以更高层次的抽象与分析功能，检视与分析数据外，也必须能够提供关于时序效能的精确信息。

混合讯号示波器（MSO）提供模拟讯号特性分析功能，搭配数字总线事件与时序分析功能，可成为理想的系统除错工具。混合模拟与数字设计及验证可受惠于三项主要的MSO功能：时间关联、状态能见度与数据验证。

《图三 使用用户可定义的总线定义触发。》 - BigPic:599x209

《图四 内存读取周期的总线合格触发。》

模拟与数字关联

模拟与数字讯号有时间关联性，信息可达成更具效率的验证与除错。在混合讯号控制系统中，软件式的控制循环行为，可和模拟激发与响应讯号建立关联。在系统除错中，错误的数字状态 (例如无效的字符) 可更轻松地追溯到物理层中的低层级讯号影响 (例如数据相依的抖动)。

了解事件发生的背景，可在进行数字系统除错时加以评估。例如，存取了哪个内存位置？这个信息封包源自何处？发生总线故障时，ASIC的状态为何？找出问题根源时经常需要低层级或物理层的详细信息，但是找出问题最具效率的方式，常常是了解更大系统所处的状态。能够在讯号通过系统时撷取数个检视，可快速取得重要的深入解析。

分析特定类型周期经常是必要的，例如读取周期间的讯号完整性，或是一排特定内存的写入时序抖动。像是DDR中的精密讯号设计，会让除错变得复杂。当周期信息散布涵跨数个数字讯号时，需要精密的触发才能实时加以响应。因此，有效的除错，只有在特定总线周期期间才会包含讯号错误侦测。可对逻辑故障触发类型套用数字码型条件，以实时侦测讯号错误，例如读取期间的突波。

《图五 P6780差动逻辑探棒连接至GDDR5视讯绘图卡。》

《图六 模拟多任务器的方块图（上）。使用iCapture在数字与模拟检视中显示的突波。数字与模拟讯号同时都是从单一探棒撷取（下）。》

讯号存取

将探棒连接到装置，会带来另一项挑战。装置的实际小尺寸、电路板上需要探测的大量点数目，以及任何增加电容负载的探棒会改变装置运作特性的事实，都是会增加探测挑战的因素。探测解决方案专为需要能够将电容负载减到最小而设计，让工程师连接装置更加容易，也能够快速确定哪支探棒跟测试仪器画面上的哪个轨迹有关联。

MSO70000系列混合讯号示波器提供高效能的16信道逻辑探棒，例如P6780差动逻辑探棒。P6780可使用专用于焊入式联机的配件，连接至小型导孔与组件。

模拟多任务器

MSO70000系列包含iCapture模拟多任务功能，可让工程师同时以模拟与数字，检视连接至16个逻辑探棒任一联机的讯号。iCapture功能有两个重要的效益。同时以数字与模拟域检视讯号，不需要第一次的双重探针探测。这可减少测试设备产生的电容负载，有助于确保待测装置的最佳讯号完整性。第二项好处是任一16个数字信道皆提供更理想的时序与精密度。用户可透过示波器的用户接口启动模拟讯号，或是开发软件例程，自动启动或关闭模拟多任务器。

混合模拟与数字装置

混合讯号设计问题难以除错，经常需要涵跨多域的先进量测技术。MSO70000同时提供了模拟与数字讯号分析功能，检验目标系统中的硬件与软件互动。下列三个例子，使用了MSO70000进行混合模拟与数字系统除错，包括高速串行技术、FPGA设计和RF子系统。

高速串行设计

高速串行总线架构，包含PCI-Express、HDMI与SATA，可提供大量数据传输率，还有差动讯号、减少的接脚数量，以及电路板配置占用空间变少的优点。这些最新标准的共通点是更快速的边缘速率，以及更窄的数据脉冲，为设计人员带来了独一无二的严格要求。随着multi-gigabit数据速率在数字系统中的普及，讯号完整性（集成电路之正常运作所需的讯号质量）也成为设计人员的首要考虑。数据串中若有一个错误的位，就会对指示或执行结果造成重大的影响。

高效能视讯系统可加入各种广泛的技术，例如RF接收器、视讯处理器、内存和高速串行接口。图七显示高阶机顶盒的典型方块图。这个系统建置了HDMI接口，此一接口以3.4 Gb/s的速度各涵跨三个数据信道运作。图八显示HDMI链接的架构，包括高速频率与数据线，以及在标准模式(10 MHz)中使用I2C讯号的显示数据信道(DDC)。DDC线路是用来进行来源(发送器)与终端(接收器)装置间的信息交换。

《图七 典型高画质机顶盒的方块图。》 - BigPic:699x330

《图八 HDMI 系统架构。》

《图九 I2C SDATA 在线的突波。》

《图十 靠近 I2C 突波的 19 us 区间内的上升时间趋势图。量测到的最快速边缘速率约为 53 ps。》

《图十一 MSO70000 在串音问题解决后译码地址 0xA0。》

这项设计需要除错，因为至监视器的输出会间歇性地关闭。首先检查物理层的功能运作，接着让各信道通过眼状图与抖动量测。量测高速频率与数据线后，会监控 I2C控制线是否有错误码或无效数据。正常运作时DDC使用地址 0xA0和0xA1。但是在MSO70000撷取和译码I2C传输数据后，有时会在待测物开机时验证到不正确的地址。图九使用MSO70000上的iCapture工具，以数字和模拟格式显示的SDATA线。根据模拟讯号检视，似乎是串音或其他噪声的耦合效应，让I2C传输数据变成乱码。

为了找出突波问题的根源，会分析邻近的信道，并评估涵跨各高速信道的边缘速率。图十显示靠近突波发生边缘的19 us时间区间趋势图。这项分析提供了对讯号异常根源的一些深入解析。最低量测的53 ps上升时间，比HDMI系统中常见的 90至100 ps边缘速率快上许多。这项设计接着经过修改，以显示边缘速率，并改良数据与频率屏蔽线。图十一显示正确的I2C异动，包括地址0xA0和0xA1与写入(Write)数据前的确认位。

现场可编程门阵列（FPGA）

由于设计尺寸与复杂度日新月异，让设计验证程序成为今日FPGA系统的关键设计瓶颈。内部讯号存取受限、先进的FPGA封装技术，以及印刷电路板 （PCB）电子噪声等，都是让设计除错及验证，变成设计周期中最困难程序的关键因素。

《图十二 PCI Express 接收器的除错埠 (Debug Port) 状态机器。》

《图十三 PCIe除错埠(Debug Port)适用的Tektronix符号档。》

当FPGA架构设计发生错误时，除了显示FPGA逻辑内部状态的数字线之外，工程师还可使用MSO70000 来检视输入与输出讯号等模拟事件与电源供应线。可进行除错的可能问题包括：

• ●仿真中未考虑到的情况，例如电源供应问题





• ●较强大的线路驱动器影响邻近线路所造成的高速线路间串音 (只有发生在一组驱动器同时启动时的情形)





• ●不正确的软件指令传送到状态机器，造成未预期的行为





• ●状态机器逻辑错误、解除锁定的相位锁定循环，以及FIFO溢满

对于PCI Express链接与DDR内存总线间用来做为接桥的FPGA，让我们检视MSO70000如何能够对其进行除错。这项范例显示从外部监控FPGA状态，如何可加速FPGA状态机器问题的除错。

PCI Express发送器/接收器对经常不只包括串行链接，也包含内建「除错埠」。这种并列输出能够提供实时的数据，摘要说明装置内发生的异动。在发送器和接收器上设置除错埠，能够让开发人员监控传输链接状态是否良好，并在链接的发射端或接受端上找出许多类型的问题。图十二显示PCI Express串行接收器中可能配备的状态机器。此处显示的简化互动，象征了例行链接程序，黑色箭头表示合法状态异动。图十三为撷取画面影像，显示以记事本（Notepad）建立的范例 Tektronix符号档(.tsf)，以进行对MSO70000上除错埠的分析。图十四显示取自 PCI Express串行链接的撷取数据。总线上的错误造成MSO触发总线违反。由于良好的讯号质量，可以目测得知问题并非来自基本的模拟问题。图十四中的发现强烈暗示逻辑问题是由时序问题或其他数字冲突造成。

由于串行数据错误符合除错埠上的Overflow(溢位)状态，又由于串行数据是由 SERDES (串行化/解串行化)所驱动的，因此推估问题与时序有关，并且起源自 SERDES 之内，是合理的假设。此时在架构考虑或其他除错观察结果的影响下，或许有数种可能的疑难排除策略。

《图十四 总线错误（OVERFLOW状态）与除错埠（Debug Port）状态机器中的错误状态变更同时发生。这意味着SERDES内的€时序问题，这项问题可能来自FPGA合成过程中的错误。》

《图十五 接地噪声(1)造成对Read数据(2)的设定与违反时间保持，而传回无效的数据至PCIe总线。》

FPGA是为了将自身转换为程序设计人员所定义之功能组件而设计。「转换」程序称为合成，因为它真的会使用其内部闸极合成想要的函数。知道这一点后，聪明的设计人员就会在FPGA合成结果上连双击，先进行错误的疑难排除，以确认所有状态机器的时序转态都已正确执行。

如果这样无法显示出问题的来源，第二个务实的步骤是将其他讯号传送至除错接头，以追踪装置的行为。例如，在评估过图十二中所示的Current State(目前状态)数据之后，FPGA可能会重新编制程序，以提供除错埠「Next State」(下一个状态) 的数据。这样可能会显示出Current State (目前状态)中没有看到的问题，而且当然也可以调查更多除此以外的状态。

进行FPGA设计除错的另一个常见方法，是让数据从错误源反向流回，以找出问题根源。在进一步调查后，MSO70000可显示电源供应线造成了DDR内存总线上的噪声。就在FPGA状态机器之前，让PCIe链接进入内存读取(Read)要求发布的闲置状态。切换噪声造成内存总线的问题，进而传回PCIe总线，这是导致FPGA状态机器错误的主要原因。

追踪系统问题的工作，常常不单是循着突波，回溯其位于某个逻辑组件中的根源。单一总线上的错误，其根源以及影响范围可能包含系统中的多个总线。因此，完整的跨总线分析已经成为不可或缺的疑难排除方法。使用 MSO70000，可在共享的屏幕上显示时间关联的数字与模拟事件，在对FPGA与多总线系统进行疑难排除时，提供强大的新工具。跨总线分析可让您看见整个系统中同时发生的交互作用，不但加快错误的追踪，还能更快找出其根源。

《图十六 发送器的方块图，以及至混合讯号示波器的联机能力。》

射频测试

设计软件定义无线电的挑战之一，是针对硬件与软件错误进行疑难排除与解决问题。随着DSP控制越来越多的模拟功能，设计数字基频中的非法状态或滤波值，在传播到发送器的滤波与放大器部位时，会成为RF频谱错误。

图十六显示MSO的联机能力，适用于复杂的多域分析。不仅能够分析数字域和模拟域，若加入向量讯号分析软件，可对同一次数据撷取进行包含频域的详尽分析。

在本范例中，设定了MSO逻辑触发，以撷取至数字对模拟转换器(DAC)输入的非法状态值。全部皆为「1」的状态值(0x3F)逻辑触发，会触发撷取。图十七中的模拟讯号关联检视显示约34 ns的时间延迟，这代表此一高速装置DAC转换过程中的绝对延迟。

《图十七 DAC 的逻辑状态与模拟输出的整合式检视。》

《图十八 SignalVu 可提供时间关联的多域检视，以进行深度分析。》 - BigPic:599x452

这项分析可将MSO模拟信道上出现的宽脉冲，与逻辑状态建立关联。RF讯号的时域检视，可能无法提供对软件无线电设计造成影响的完整检视，因此需要进一步的RF效能关联分析。

若要评估同一次撷取的讯号RF效能，可对相同的数据集直接使用SignalVu 软件。图十八显示对图十七撷取的同一个数据集进行RF分析，使用了逻辑状态触发来触发数据集，并利用SignalVu分析进行RF分析。

在本范例中，进行了离散傅立叶变换(DFT)，以显示频谱图并进行频谱频域分析，并将时间取样数据，以RF I&Q对时间及振幅对时间的格式显示。

已开启时间关联标记，以显示RF分析的时间关联，提供不同的检视，我们可清楚看到，DAC处发的非法状态值，造成了RF的频谱再生。RF再生可追溯回方块图中的数字状态，进而排除发送器模拟部份的硬件问题。

结语

数字设计人员需要快速地找出与分析广泛的问题，涵盖范围从串音或抖动等讯号完整性问题，到设定与违反时间保持或遗失封包等总线错误。MSO70000系列具备80 ps时序分辨率，可同时对多达20个信道，进行精确的时序量测。使用iCapture，可以快速检视数字信道的模拟特性而不需新增另一支探棒，可节省时间，并将待测装置上的负载降到最低。透过对总线触发与译码，可快速侦测到无效状态。

高效能的数字系统持续演进，变得越来越复杂、对讯号质量更加敏感、排除问题所耗费的时间也更长。MSO可以成为适合的工具，协助以有效率的方式，对系统进行分析与除错，用前所未有的速度让产品上市。