自摩尔定律提出后，芯片制程便不断快速的向下加压，企图在短时间内于单一晶粒（Die）中创造出更多的晶体管数量，同时延伸出整合度更高的芯片设计。在两年前，市场的主流制程为0.13微米，但先进制程已发展至90、甚至是65奈米，而如今，0.13微米的产品以逐渐退出市场，90及65奈米将成为市场的老大，但肩负效能先锋的逻辑芯片和内存芯片却已前进至45奈米制程，甚至将在今年年底前，把制程一举推至32奈米。

制程细微化之后，不单只芯片开发者面临严峻的考验，代工厂与设备业者也同样备感压力。包含曝光、蚀刻、成膜、溅镀等制程技术，都必须再提高一个档次，同时要避免过高的失败率。因此，要有能力量产一个先进制程的产品，将变得愈来愈困难。为了解决新一代先进制程所带来的种种问题，EDA工具商也尝试透过新工具的提出和设计工具的强化，来协助客户渡过制程挑战，顺利导入量产并提高获利。

自摩尔定律提出后，芯片制程便不断快速的向下加压，企图在短时间内于单一晶粒（Die）中创造出更多的晶体管数量，同时延伸出整合度更高的芯片设计。在两年前，市场的主流制程为0.13微米，但先进制程已发展至90、甚至是65奈米，而如今，0.13微米的产品以逐渐退出市场，90及65奈米将成为市场的老大，但肩负效能先锋的逻辑芯片和内存芯片却已前进至45奈米制程，甚至将在今年年底前，把制程一举推至32奈米。

因应45奈米以下制程 配置与绕线技术再翻新在芯片制程进入奈米之后，有很大的挑战是来自晶圆材料的问题，尤其是65以下的制程，如何突破物理极限成为当时的主要命题。但随着High K材料的提出，以及相关生产设备渐趋成熟，半导体业者也顺利的过度到65奈米制程。但进入45奈米或32奈米制程时，材料的极限将再次受到考验，而生产和设计技术的挑战也面临新的难关。

包括多信道结构(Multi Channel)、变形信道、金属网关（Metal Gate）的应用等，这些挑战都将增加后段实体设计和布局与绕线(Place and Route, P&R)的困难度。

《图一 进入45奈米制程之后，电路设计已非常细微，很容易在制造过程中造成联机变异，让良率与电路效能大受影响（数据源:NEC）》

进入45奈米制程之后，电路设计已非常细微，很容易在制造过程中造成联机变异，让良率与电路效能大受影响（数据源:NEC）

为了解决先进制程的绕线问题，新思科技(Sysnopsys)推出了Design Compiler Graphical工具，该产品是业界首款可在设计初期预测电路组塞热点(circuit congestion hot spot)的合成解决方案。它能将有问题的电路区域影像化，并针对这些区域提供合成最佳解决方案(synthesis optimization)来降低组塞，使得设计者在实体实作(physical implementation)前，幅降低synthesis与P&R的重复执行(iterations)，达到缩短设计时程和降低成本的目标。

目前，微处理器与一些应用在消费或通讯领域的组件，是采用65甚至45奈米先进制程的主要驱动力。新思科技Implementation Group产品营销经理Marco Casale-Rossi表示，当制程节点降至45奈米以下时，从IC设计时间开始就面临极艰巨的挑战，而Zroute就是解决先进制程中设计难题的一种解决方案。他指出，在45奈米制程时，芯片中各金属层之间透过穿孔(Via)连接的联机变得极细，若在每条Net上透过绕线将Via数量降低，则Net的性能将大幅提升，也能改善芯片失败率并改善效能。

《图二 新思科技产品营销经理Marco Casale-Rossi表示，当制程节点降至45奈米以下时，从IC设计时间开始就面临极艰巨的挑战。》

Magma台湾区总经理黄正年博士则表示，芯片设计进入40或者30奈米的挑战，与进入65奈米的挑战是大同小异，都会面临良率与时程的困难。要改善这些困难，必须从整体的流程和架构着手，在前段就要有所考虑，才能让后段设计顺利。而Magma主要是针对后段的设计提供解决方案，他指出，Magma是以数字起家，坚持单一引擎、单一模块的P&R技术，在高阶的芯片设计上有绝佳的效能，加上支持多计算机的运算，对于大规模的芯片设计有很快的指令周期，尤其是针对先进奈米制程的设计，能达到更短的上市时程、更佳的产品性能。

良率与成本加倍紧缩 DFM工具应用吃重

在芯片制程导入90/65奈米时，由于设计复杂度与物理极限所延伸的问题变得严重，使得原先的修正与验证流程不足以全然适用，必须在IC设计端便要考虑量产的问题，因此DFM的观念便被提出，而EDA工具商也与晶圆厂进行积极合作，开发出一系列的DFM设计工具，以因应奈米世代的量产问题。如今制程再下探40奈米时，DFM的重要性更形加剧，包含晶圆厂以及芯片设计者，都必须有一套DFM的工具应用，才能有效率的导入量产。

然而，在进行90/65奈米设计时，DFM的应用固然重要，但部份的芯片商并不会全盘的导入DFM工具，主要的原因是采用DFM也需付出一定的成本，在权宜相较之下，大规模的采用DFM并没有明显的成本优势。但制程进入40奈米之后，DFM则成了成败关键。根据统计，一个90奈米的芯片设计成本约2,000万美元，65奈米的设计成本则为4,500万美元，而45奈米及32奈米的设计成本便高达7,500万美元以上，因此，投入一个先进制程的芯片设计项目几乎是禁不起失败的考验，再加上上市时程的考虑，如何能够在最短的时间内达成最高的良率，几乎是决定产品生死的法则。居于这样的需求，DFM的工具应用将会更加全面性。

《图三 台湾总经理黄正年也表示，DFM的重要性在进入40奈米以下将会更加明显。》

新思科技近日发表的Zroute工具便加入了DFM的应用，让设计者在进行绕线设计时，便有DFM的支持。Casale-Rossi表示，如果将一个芯片设计在自然原始、没有人为干预的情况下进行生产的话，那良率是零，不会有任何可用的晶粒。因此，在设计时便考虑量产是非常必要的，尤其是在40奈米以下的制程。Magma台湾总经理黄正年也表示，DFM的重要性在进入40奈米以下将会更加明显，尤其是在物理层的设计上会有许多的问题，设计者必须在Net List上就开始做考虑。至于晶圆厂的部份也必须结合EDA工具，建立一套共享的生产流程。

晶圆厂的方面，为了因应40奈米以下的生产需求，台积电也在日前推出适用32奈米以下芯片设计的可制造性设计统一架构（UDFM），以提高客户生产良率并降低成本，同时加速上市时程。台积表示，UDFM架构是台积电的开放创新平台（OIP）中的要素之一，由台积电与其EDA工具商以及其他合作伙伴所协同开发，以协助客户提早芯片上市时程，提升投资效益。

而台积电新版的设计参考流程9.0版中，也大幅提升了DFM的应用。其增加了物理层级及电子层级可制造性设计功能(Physical and Electrical DFM Capability)，能够加速大型芯片设计的DFM分析以及参数效能影响(Parametric Performance Shift)的评估。同时，并针对所有物理层级DFM效应，包括曝光显影制程检查(Lithography Process Check，LPC)、化学机械研磨(CMP)与关键区域分析(Critical Area Analysis，CAA)，提供层阶架构DFM分析，能够大幅减少设计的迭代、加速DFM分析，增加设计的精确度。

低功耗设计成主流 CPF/UPF应声而起

近年来，由于环保意识抬头以及便携设备的普及，让消费者市场对于产品的电耗有了更进一步的要求，而因应此趋势，芯片开发商也不断的着手低功耗芯片的设计，尤其当制程进入90奈米之后，漏电的问题日益严重，CMOS静态功耗也倍增，同样的问题在65奈米与45奈米以下将更显严重。由于制程的细微化将导致栅极氧化层厚度越来越薄，栅极漏电指数随之增加，造成动态功耗也受影响，因此，设计者必须从IC设计端就开始采用低功耗设计技术，并具备系统设计的整体思维。而身为芯片设计上游的EDA工具商，也开始针对客户的需求提出了数款低功耗设计工具，其中UPF与CPF标准的应用则是目前低功耗设计的两大热门。

《图四 UPF标准从设计、验证、实作到分析等各阶段全面涉入，从整体系统端的进行低功耗的开发。》

在低功耗设计中，功率闸控（power gating）技术是目前最热门的解决方案，EDA 供货商也不断积极的在研发功率闸控的自动化技术，而统一功率格式（Unified Power Format，UPF）和公用功率格式（Common Power Format，CPF），也都是帮助设计者更有效地实现功率闸控的方法。

UPF标准是由Accellera所发展低功耗标准，目前由新思科技、捷码科技及明导国际(Mentor Graphics)所支持，日前三家也共同宣布推出符合UPF 1.0的低功率EDA解决方案。新的UPF产品不但提高工具的低功率效能，也强化了相互间的操作性。而CPF标准是由益华（Cadence）所主导，是在设计初期详细定义低功耗技术的标准化格式，透过在整个设计过程中保存低功耗设计意图，降低费力的人工操作，并在设计初期提供功耗的可预测性。

《图五 CPF标准是由益华所主导，是在设计初期详细定义低功耗技术的标准化格式，降低费力的人工操作，并在设计初期提供功耗的可预测性。》 - BigPic:678x343

新思科技新推出的低功耗设计解决方案「Synopsys Eclypse」。是针对系统级（System Level）低功耗需求的芯片设计开发，提供验证、实作、签核、智财、设计方法及设计服务等支持，该工具也全面支持统一功率格式标准UPF（Unified Power Format）语言，让设计支持具备更佳的弹性。而Magma的Talus Power 和 Quartz Rail也是符合UPF的低功率集成电路实施和分析产品。该产品能够有效降低奈米级芯片的功率损耗，节省率高达25%，而采用Talus实施平台的独特结构相整合的新功能，可度量性以及自动化等特性，使得设计师们能够有效缩短开发规模为数百万门极的低功率奈米设计的时间。

而益华计算机也在去年时推出了第一套的整合式低电耗解决方案。该工具是以Si2标准的CPF为基础，专用于低功耗芯片的逻辑设计、验证和实现整体设计解决方案，涵盖multiple power domains、multi-voltage、multi-Vt、power shut-off与retention。透过在CPF标准中，建立一个设计功耗意图的单一表示法，促进了IP复用和RTL轻便性。该解决方案已获得虹晶科技、联华电子与创意电子的采用，并运用在先进的65奈米投产上。

Magma黄正年表示，低功耗设计是EDA工具的发展重点之一，未来的应用比重会逐渐提高。尤其是进入65奈米之后，不久使用UPF或CPF规格的产品就会陆续面市，并带进更多的客户使用相关技术。

混合讯号芯片市场火热 整合式设计平台问世

随着装置轻薄短小和多功整合的发展趋势，SoC芯片的应用比例也与日俱增。而在SoC设计技术当中，最困难的部份就是将模拟功能与数字功能放进一个芯片系统中。因此，在进行模拟芯片设计时，就需要一个能仿真此混合芯片的数字模拟混合信号电路仿真和布局设计软件。加上目前光电、无线通信及3C消费市场火热，高性能的混合芯片需求也水涨船高，连带促使混合信号的EDA工具备受市场关注。

《图六SoC设计技术当中，最困难的部份就是将类比功能与数位功能放进一个晶片系统中。 》

在手机芯片市场具有九成市占率的捷码，其在高阶芯片的开发上拥有强大的实力。由于看好混合信号芯片市场的发展，也整合了旗下的模拟设计工具，并在年初推出了第一款全芯片级混合信号设计、分析以及校验平台Titan。不同于其他的EDA工具商仅有独立且分散的模拟设计工具，捷码的Titan平台将混合信号实施方案与数字实施(digital implementation)、电路仿真(circuit simulation)、晶体管级提取(transistor-level extraction)以及校验整合在一起，改进了模拟芯片开发者的效率和生产方式。

Titan同样使用捷码的统一数据模型，并与与捷码Talus数字IC实施、FineSim Pro电路仿真、QuickCap TLx晶体管级提取以及Quartz DRC和Quartz LVS物理验证产品一同运作。能让模拟和数字设计团队一同工作，并对彼此的设计领域有清晰的了解。捷码执行长Rajeev Madhavan先生表示，过去模拟设计最大的问题就是没有办法做到「IP reuse」和「Design reuse」，导致设计时程相当冗长，一个完整的模拟设计流程时约要耗费9~12个月，不符合市场需求。而Titan平台提供自动化的芯片完工修整功能，能将混合讯号平面电路图与Talus的布线功能整合，大幅缩短开发的时间。加上Titan支持多计算机多CPU的运算方式，处理大型的电路设计也具有极佳的效率。以一个含有800百万个晶体管的设计为例，全芯片的展开只要4分钟，重新规划电路只要8秒钟，较其他对手快10倍~50倍左右。

《图七 捷码执行长Rajeev Madhavan 先生表示，过去模拟设计最大的问题就是没有办法做到「IP reuse」和「Design reuse」，导致设计时程相当冗长，不符合市场需求。》

Madhavan表示，Titan是目前市场上唯一的混合信号开发平台，能利用数字的方法去修改模拟的问题，加上具备绝佳的性能，对于先进制程的芯片设计非常有利。而为了推广Titan平台，目前捷码也积极的与全球的晶圆厂合作，将锁定45奈米制程以下的设计方案为主。黄正年也表示，Titan不论在数字或模拟的设计上，都坚持以单一模块和单一引擎的形式，在整合与效能上十分有优势，加上具备优良的人机接口，在开发上也十分容易上手。