前言

去年PC市場較不興旺，使DRAM（動態隨機存取記憶體；Dynamic Random Access Memory）連帶受到影響。事實上，DRAM不只是應用在電腦設備的記憶模組上，許多電子產品也需要使用到DRAM記憶元件，針對各別商品的不同特性，對DRAM的封裝型式也有不同的要求。

DRAM於市場上的應用情形仍以資訊性商品為主。從(圖一)得知2001年DRAM所應用的產品類別，桌上型電腦、高階伺服器、筆記型電腦及電腦週邊產品（如擴充卡）等，合計已佔市場半數以上。

預估2005年情形大致上仍維持相同態勢，比較大的變動在於消費性商品比重的增加，由原先的4%成長至12%，之所以能有如此成長，有很大的驅動力在於市場看好未來家庭資訊化商品，如電視遊樂器、視訊轉換器（Set-Top Box）等。

另外，通訊、網路技術的發展及使用者普及的情況下，高階伺服器產品於2005年的預估比重，也呈現成長態勢。綜合上述所言，消費性及高階電子產品這兩大「沃土」，將是日後影響DRAM市場最主要關鍵。

TSOP封裝

IC製程最後都須使用封裝來達成線路保護及媒介IC與PCB訊號傳遞功能。綜觀DRAM產品，其中有許多高階封裝型式如BGA、CSP等適合高I/O或封後體積小的技術出現，然目前使用最多的的封裝型式還是以打線接合的TSOP（Thin Small Outline Package）為主，尤其是用在資訊產品類（如印表機、PC等）為甚。究其原因，一方面這類型產品較無體積上限制，其所適用的PCB線距較寬（120-150 L/S）；二來有成本考量，使用傳統TSOP封裝是最適合的選擇。

傳統封裝瓶頸

然而隨著消費性電子產品市場走向高速化、輕薄短小化，這類型產品不僅需要封後體積小的技術，而且訊號傳遞距離也要短，因此就須使用高階封裝技術來滿足產品特性的需求。

輕薄短小化

從應用面來看，DRAM的元件最終會組裝至應用產品的PCB電路板上，因此DRAM的封裝尺寸大小影響到產品的組裝後體積大小。所以當應用產品往高集積密度發展時（如手機、數位相機、PDA等攜帶式商品），除了PCB的線路製程提昇外，元件封裝技術也要往輕、薄、短、小發展，以達成產品體積的有效縮小。

高速化

網路通訊由於不斷地追求更高的頻寬，因此需要極高速的DRAM，如目前的OC-192所需的路由器之網路處理器，其記憶體傳達速度需達到5Gbps的水準。下一代的極速OC-768所需則是OC-192的4倍以上，因此需要更高速的DRAM。

《圖一　DRAM應用的預估與產品對DRAM封裝的需求〈資料來源:Source：威盛電子,2002,DDR333記憶體論壇會議〉》

DRAM的演進

在電腦產業中，DRAM始終是不可或缺的關鍵零組件。在電腦的功能不斷提昇下，DRAM的技術也出現世代交替的現象，以下針對各種不同技術的DRAM再做更詳細的介紹：

FPM

FPM（Fast Page Mode）將記憶體內部隔成許多頁數（Pages），其特色為不需等到重新讀取時，就可讀取各頁數內的資料。

EDO

EDO（Extended Data Output）的讀取速度比FPM快12到30倍。因為它會記取前一次動作的位址，可更快延伸資料的有效性。

SDRAM

SDRAM（Synchronous DRAM）是DRAM架構的改良技術；它運用晶片內的clock使輸入及輸出能同步進行。所謂clock同步是指記憶體時脈與CPU的時脈能同步存取資料。SDRAM能節省執行指令及資料傳輸的時間，故可提升電腦效率。SDRAM是由早期的66MHz（PC66），發展到目前常見的100MHz（PC100）、133MHz（PC133）三種標準規格。某些記憶體廠商為了滿足一些超頻愛好者的需求還推出了PC150和PC166記憶體。

DDR

DDR（Double Data Rate）雙倍資料傳輸記憶體，是由SDRAM記憶體（SDR；Single Data Rate）延伸出來的技術。由於在時脈Rising Time和Falling Time都能傳輸資料，因而工作速度是標準SDRAM的兩倍，所以即使在133MHz的匯流排頻率下，其頻寬也能達到2.128GBytes/sec。如今DDR266已全面普及，DDR333、DDR400以及DDR-II也開始進入實用階段。

DRDRAM

Direct Rambus DRAM（Direct Rambus DRAM），或稱為DRDRAM，由Rambus公司所設計發展出來。鑑於傳統DRAM在傳輸資料時的瓶頸，Rambus則提出以封包方式將位置、資料與控制指令包裹起來傳送，至信號線另一端再打開，使能有效拓展頻寬。其主要的規格為400MHz的速度，並且在一個Clock工作時脈下，可以在正緣及負緣觸發動作，故一個Clock工作時脈的速度會是800MHz（PC800,400MHz×2），但是Rambus屬於串列資料傳輸模式，一般情況下只能提供到2Bytes（16-bits）的資料傳輸寬度，所以Rambus真正的速度就會是1.6 GBytes/sec的速度。而在Rambus在2002～2003年的Roadmap中，要將Rambus模組的時脈速度推進到1200MHz（PC1200,600MHz×2）。

從(表一)與(圖二)歸納分析，新世代的DRAM為了朝向高速發展，以增加資料傳送的頻寬，工作電壓將不增降低，這會使得信號傳送過程更容易受雜訊影響，因此提昇封裝的技術也是必然的要件。

《表一　各世代DRAM產品的規格比較》

《圖二　各世代的DRAM頻寬發展趨勢〈資料來源:Source：Samsung〉》

DRAM超頻風潮

緣起－PC150

我們常聽過CPU超頻，那DRAM的超頻又是怎一回事？

一般DRAM的規格標準，會以全球各DRAM業界所組成的JEDEC（Joint Electronic Device Engineering Council電子元件評議會）正式通過為主，我們以PC133的時代為例，當時國際DRAM顆粒大廠所推出的產品，最新DRAM顆粒規格也僅不過是到PC133，根本沒有所謂經由DRAM模組業者本身所推出的PC150、PC166產品。對於國際DRAM顆粒大廠而言，應都屬於非正統規格商品，我們即稱為超頻產品。

一般DRAM晶圓製造商在出貨前會進行晶圓後段測試，主要為壽命測試、篩選良品與不良品。在篩選良品與不良品之間會進行工作時脈的測試，如PC133 SDRAM模組所需的晶粒，其時脈速度應該能上133MHz，但後續還須進行封裝，工作效能會減少。因此為了安全考量會將工作時脈定高一點，如定在140MHz，則會把140MHz以下時脈速度的晶粒當作不良品淘汰。

篩選通過的良品就以JEDEC的封裝規格進行封裝，目前PC133的封裝標準是TSOP的封裝型式，而模組廠商將此封裝完後的DRAM，進行PCB的組裝即成為PC133的模組（Module）。

我們知道一批PC133的晶圓除了可能是工作時脈無法到達133MHz而被淘汰，但也有晶粒是良率較好，而使工作時脈可能達到150MHz或更高，而這種晶粒即可拿來封裝而成為可超頻的DRAM，但這一切都是需要從成本考慮，因為要用相當精良的測試機台才能將可超頻的晶粒挑出。而除了測試儀器設備本身是億元的成本，還須花費測試的時間，所謂時間是金錢，這些成本的代價可能只是找出5%可進行TSOP封裝的超頻晶粒，因此採用傳統的TSOP封裝在超頻的市場上是否具有競爭力呢？這是需要評估的。

DRAM顆粒封裝

目前國內幾家DRAM模組廠商，紛紛推出自有品牌DRAM顆粒，這些自有品牌DRAM顆粒工作頻率可以高於JEDEC協會所制定的規格。自有品牌DRAM顆粒最大優點，在於這些DRAM顆粒都是DRAM模組廠以自己較高的封裝技術來提升可超頻的顆粒數目與良率，這樣一來在價格競賽過程中會較具競爭優勢。

為了提高產品表現，DRAM元件也將逐漸轉向以晶片尺寸封裝（Chip Scale Package；CSP）的技術，雖然至今只有少數幾家廠商以BGA方式封裝DRAM顆粒，但我們可發現以超頻為主的產品大都是採用模組廠自家的BGA封裝技術，如勝創科技最早在2000年推出PC-150超頻模組，採用TinyBGA封裝、群翼科技採用SIM BGA封裝、宇瞻科技採用聯測Window BGA封裝技術的DRAM模組、勁永國際推出新款BGA封裝DRAM模組其名稱為Power BGA。

DRAM的晶粒與封裝基板的連接方式採用打線連接式（Wire-bonding），基板與模組板的連接方式為BGA（球型柵狀陣列）組裝方式，其能夠達成超頻的特性，主要是因為CSP BGA的封裝體積比TSOP縮小60%，使BGA基板的線路比傳統導線架來的短，因此減小訊號傳遞路徑的距離。

《圖三　Tiny BGA、SIM BGA、Window BGA、μBGA的封裝結構〈資料來源:Source：勝創科技、群翼科技、聯測、Tesssera〉》

DDR超頻

超頻的現象一樣在DDR世代交替時發生，在JEDEC剛通過將DDR的速度提升至DDR333不久，已有模組廠商搶先開發號稱支援到400MHz的DDR333模組。而這些可超頻的DDR400晶粒與DDR333非常相似，包括工作電壓、工作方式完全一致 ，只是對封裝技術要求更嚴格。但JEDEC已有意將DDR的下一代標準定為DDRII，並預定工作頻率從400MHz起跳，也規劃相關規格，包括工作電壓採用SSTL_18（1.8V）低電壓、封裝方式為BGA封裝，這與第一代DDR完全不相同。因此，在尚未通過JEDEC標準的DDR400時，市面上號稱DDR400記憶體模組，只能算是廠商技術上的宣示，提供來為新世代晶片組提供了驗證之用，或滿足超頻玩家的超頻需求而已。

寄生參數效應

半導體封裝本身除了保護晶片外，也負責將晶片的信號傳遞出去，但這個傳遞路徑並非完美的傳導體。封裝的路徑相當是一個電阻（R）、電感（L） 、電容（C）等元件組成的等效電路，所以當高速的數位信號在傳遞過程中，會因為封裝所產生的寄生參數效應影響，造成信號工作不正常稱為：出現信號整合（Signal Integrity , SI）的問題。

當訊號頻率增加將使時脈Rising Time和Falling Time的邊緣速率上升，時序問題首先暴露出來，因為傳輸線效應造成的阻尼振盪（Ringing）、正尖峰（Overshoot）和負尖峰（Undershoot）有可能超過規定的雜訊容限（Noise Margin），而使信號判斷錯誤。

在低速系統中，互連延遲和阻尼振盪可以忽略不計，因為在這種系統中信號有足夠的時間達到穩定。但是當邊緣速率加快，系統時脈（Clock）速率上升時，信號在元件之間的傳輸時間縮短了，封裝的等效電路將產生高頻階振現象。其它可能遭遇的一些電性問題與雜訊現象有：串音（Cross-talk Noise）、反射（Reflection Noise）、接地反彈（Ground Bounce Noise）、訊號不對稱（Signal Skew） ，而這些信號整合性問題都可利用先進的封裝技術，減少了晶片和封裝互連的寄生感應來改善。

各種解決方案

CSP封裝

隨著DRAM產品走向高頻、高速，對傳統TSOP封裝方式而言，將形成挑戰。封裝廠商評估，TSOP仍可勉強用於封裝DDR DRAM，但未來DDRⅡ架構形成後，為了符合產品的電性表現，走向CSP封裝是必然的道路。(圖四)

分析一個DRAM的封裝方式，採用TSOP封裝的完整信號傳遞路徑包括：晶片與導線架的金線連接、導線架的線路、導線架至PCB的引腳長度。而BGA的封裝方式則將導線架引腳改為BGA錫球陣列的方式，並且錫球直接設計在晶片的下方，可大大降低封裝體積，也縮短導體線路的距離。

覆晶接合

由於連接晶片與封裝基板的連接，仍採用打線連接的方式，因為金線連接兩者仍有一段距離且金線本身相當細，因此也含有相當大的寄生參數，若將此連接的方式再改為覆晶接合（Flip-Chip），以覆晶凸塊連接晶片與封裝基板，對電氣特性的效能也會有所幫助。

傳統覆晶

覆晶的特色是以凸塊連接晶片與基板，不過使用凸塊有許多因應力而造成可靠度不佳的現象，業界於是想到於凸塊間灌入底膠（Underfill）來改善。但是，灌入底膠就是一道繁瑣的程序，再加上封後成本的始終居高不下，是目前覆晶封裝所面臨到的瓶頸。

無凸塊式覆晶

另一種無凸塊式覆晶技術（Bumpless Flip-chip）的連接方式，一樣沒有打線方式的金線長度，也減少了覆晶凸塊的高度，除了在電氣特性的效能會有更明顯的改善外，也符合未來產品走向輕、薄、短、小的趨勢。

《圖四　傳統TSOP與CSP在高速數位信號對雜訊抑制能力的比較》

晶圓級封裝

在目前覆晶封裝技術仍存在許多問題的同時，為了要決解高速記憶在封裝時所遇到電性效能問題，一些廠商將希望寄託在晶圓級封裝（WLP , Wafer Level Package）上。但晶圓級封裝存在一個與晶片發展相衝突的現象，因WLP的線路只能在晶片區域內設計，即所謂Fan-In，由於晶片的發展方向是將晶片的面積不斷縮小（Die Shrink），但晶片的I/O接腳數目卻反而會因為功能不斷提昇，不減反增。

如(圖五)所示，當晶片從Die 0的尺寸往Die 1與Die 2的尺寸縮小，但I/O的腳位間距必須為了下游組裝電路板的成本與組裝良率考量，不可相對的縮小腳位間距，所以只能Fan-In的封裝，I/O接腳數目想必受到限制，因此只適合於較低I/O數的產品。

《圖五　WLP封裝的問題》

其它DRAM封裝趨勢

堆疊式封裝

利用先進的封裝技術打破傳統封裝的極限，可以將多顆IC封在一起，這種技術稱為堆疊式封裝（Stacked Package）技術。運用這項技術不但能輕易生產出1Gb的DRAM元件產品，更可以節省廠商生產成本。以目前國內主要IC廠，其生產主力在0.18微米製程生產設備，為了要生產高記憶容量的DRAM產品，必須投資一座更先進的（如0.16微米或0.13微米）製程設備，而一座新工廠資金花費都在10億美元以上。如果使用堆疊式封裝技術將可以延長0.18微米製程生產設備使用時間，並大幅降低投資風險。

《圖六　Stacked Package產品〈資料來源:Source：Samsung高密度 DDR Module〉》

《圖七　DRAM Stacked on Module〈資料來源:Source：ELPIDA〉》

多晶片封裝

隨著大哥大等攜帶式商品的發展，利用晶片堆疊式的封裝，來?到縮小電子產品體積的方式也開始出現，而這種將多顆IC封裝成一顆IC就是所謂的多晶片封裝（Multi-Chip Package，MCP）封裝，現行的手機Flash與SRAM記憶體就是採用堆疊二顆IC的堆疊型多晶片封裝（Stacked/MCP）。未來堆疊型封裝技術更朝向SiP系統整合型封裝（System in a Package）技術發展，則可將系統中不同功能的晶片整合於一顆封裝產品中，大幅縮小PCB板面積。

結論

DRAM在整個半導體產業中，無論是產值的比重、製程技術或元件的設計上，都具有舉足輕重的深遠影響力。隨著非PC領域產品對DRAM質和量的要求，以及PC用產品的差異性將逐漸提高，這些可攜式行動上網等資訊產品，已開始朝輕、薄、短、小四大趨勢積極發展，未來幾乎所有的資訊性產品勢必將走到高效能、低耗電量以及散熱性佳的方向。面對目前DRAM模組市場激烈競爭局面，唯有利用先進的封裝技術，才可提昇DRAM的競爭力。（作者任職於鈺橋半導體）