鰭式場效電晶體的出現對積體電路物理設計及可測性設計流程具有重大影響。鰭式場效電晶體的引進意味著在積體電路設計製程中互補金屬氧化物（CMOS）電晶體必須被建模成三維（3D）的元件，這包含了各種複雜性和不確定性。加州大學伯克萊分校元件組的BSIM組開發出了一個模型，被稱作BSIM-CMG （common multi-gate）模型，來代表存在鰭式場效電晶體的電阻和電容。晶圓代工廠竭力提供精準元件及寄生資料，同時也致力於保留先前製程所採用的使用模型。

寄生提取挑戰

然而，每個晶圓代工廠都會修改標準模型以使得更貼切地表現特定的架構和製程。此外，在這些先進的製程節點處，晶圓代工廠希望其通過參考場解算器 （field solver）建立的「黃金」模型與該領域設計人員使用提取工具得到的結果有更緊密的關聯。在28奈米級節點，晶圓代工廠希望商業提取工具精度介於其黃金模型的5%到10%之間。對於鰭式場效電晶體製程，晶圓代工廠要求商業提取工具與黃金模型之間的平均精度誤差在2%以內，3倍離散標準差僅為6%-7%。

最具挑戰性的任務是計算鰭式場效電晶體與其周圍環境之間更複雜且無法估量的相互之間的寄生資料，這需要涉及前段製程（FEOL）幾何結構的精確3D建模。確保三維空間中的精度需要使用3D場解算器進行提取。3D場解算器在先前用於製程特性而非設計，因為其計算成本太高且速率太慢。

新一代的三維提取工具，比如Mentor的Calibre xACT，通過採用自我調整網格化（adaptive gridding）技術加速計算的方法使其運行速度比之前快了一個數量級。其還有可利用新式多CPU計算環境的高度可擴容架構。有了這些功能，提取工具可以輕鬆地在32 CPU機器上執行場解算器計算解決方案，在小至數個單元大至數百萬內嵌電晶體的設計。

在全晶片層次，需要考慮數十億電晶體設計以及幾千萬根連接導線，即使是快速場解算器也無法提出實際的周轉時間。解決方法是採用先進的啟發式演算法，對於複雜的結構採用場解算器，對於一般的幾何圖形可採用基於表格的提取方法（table-based）。這種方法是可行的，由於在佈線網格中的電場模型類似於先前製程節點所見的。在最理想的情況下，設計工程師所用的提取使用模型不會改變，因為提取工具會自動在場解算器和表格方法之間轉換。

隨著雙重和三重曝光在從20奈米級節點製造開始中扮演著越來越重要的作用，我們正經歷著互連角點（interconnect corners）數量的飛躍。在28奈米，5個互連角點是可能的，然而對於16奈米級，我們預計需要11-15個角點。先進的多角點分析設計可以實現更高效的計算，減少每個額外角點所需的額外計算量。此外，我們可以並行處理角點，以使每一個額外角點僅增加10%的整體周轉時間。這意味著15個角點只需要2.5倍的單個角點執行時間。

測試挑戰

測試和失效分析是特別重要的，因為鰭式場效電晶體的關鍵尺寸首次比底層節點尺寸小得多。這使得提高的缺陷水準以及增加良率的挑戰日益受到關注。單元識別（Cell-Aware）的測試方法特別適合於解決這些問題，因為它可以鎖定電晶體級的缺陷。

相對來說，傳統的掃描測試模式只能識別單元之間互連件的缺陷。單元識別分析過程建立一個基於單元佈局內缺陷模擬行為的故障模型。結果能生產出更高品質的圖形組。當採用單元識別方式自動產生測試圖形向量（ATPG），矽驗證結果表明從350奈米級到鰭式場效電晶體級的技術節點，明顯檢測出額外更多的缺陷，超出標準固定模式（stuck-at）及過渡模式。

考慮具有三個鰭的多鰭式場效電晶體。最近的研究建議，這樣的電晶體應考慮兩個缺陷類型：導致電晶體部分或全部擊穿的洩漏缺陷（leakage defects）以及導致電晶體部分或完全關閉的驅動強度缺陷（drive-strength defects）。

圖1 : 鰭式場效電晶體洩漏缺陷的測試

洩漏缺陷可以通過在每個電晶體的3鰭片兩端柵極（從漏極（drain）到源極（source））放置電阻來分析，如圖1所示。在單元識別分析過程中，類比模擬（analog simulation）在一個給定單元庫對於所有鰭式場效電晶體的所有電阻有不同電阻值進行。缺陷建模在電晶體在一定門檻值的情況下延遲回應。驅動強度缺陷可以藉由在漏極和每個柵極之間以及在源極和柵極之間放置電阻的方法來分析。至於洩漏測試，類比模擬通過改變每個電阻的電阻值來進行。每個鰭片的回應時間差異用於決定是否需要進行缺陷建模。其他的鰭式場效電晶體缺陷類型可以通過類似的方法來處理。

鰭式場效電晶體確實帶來了一些新的挑戰，但電子設計自動化工具供應商和晶圓代工廠會盡全力以對積體電路設計流程影響最小的方式整合解決方案。（本文作者為Mentor Graphics公司Carey Robertson、Steve Pateras、張淑雯）