据EE Times网站报导，在2004年电子设计流程研讨会（Electronic Design Processes 2004 workshop；EDP-2004）中，奈米制程下的IC的讯号完整性问题成为会中讨论焦点。安捷伦（Agilent）微处理器设计方法经理Jay McDougal表示，该公司ASIC产品部门首次由0.13微米制程进入90奈米芯片设计时，即遭遇到严重的讯号完整性问题。

该报导指出，包括串扰引发的延迟、尖刺和功率噪声等问题在90奈米时代都更为严重，使设计收敛难于实现。尽管目前市面上有EDA工具可解决以上问题，但真正的解决方案还在于方法论和教育方面。设计师需要为讯号完整性收敛留更多时间，对问题有更好的了解和认识，采用讯号完整性避免技术及深入到事件背后来进行分析。

除安捷伦之外，东芝也在奈米制程遭遇困难；该公司遇到的最大问题是讯号完整性引起的设计改变。东芝系统单芯片设计技术经理Takashi Yoshimori表示，更精确的讯号完整性及其延迟变化分析成为重要关键；目前，东芝采用CeltIC用于串扰分析，以及Cadence的 VoltageStorm SoC用于IR压降分析。

EDA业者也对这样的现象表示赞同，Cadence时序和讯号完整性市场部总监Jim McCanny即表示，一些与制程相关的问题使90奈米的讯号完整性变得恶劣；在0.13微米，75％的电容器有可能来自于相邻线路，而在90奈米，这个数字变成了80％。看起来差别不大，但实际上却影响甚巨。