益华计算机（Cadence）的数字与客制/模拟工具软件已通过TSMC台积公司最新10奈米FinFET制程技术的设计参考手册（Design Rule Manual, DRM）与SPICE模型认证。

Cadence客制/模拟和数字设计实现与signoff工具已获台积电高效能参考设计认证，能够为客户提供在10nm FinFET制程上最快速的设计收敛。这些工具软件包括：

‧ Encounter数字设计实现系统与Innovus设计实现系统：Encounter 数字设计实现系统已获得16nm FinFET Plus (16FF+) V1.0认证并通过最新DRM与SPICE模型的10nm认证。Encounter数字设计实现系统提供16nm与10nm制程的关键技术，并支持平面规划、布局与绕线，具备完善整合的颜色/脚位存取/变异性感知的时序收敛、频率树与功耗优化。Cadence与台积公司也合作进行Cadence最新发表的Innovus设计实现系统认证，预计于今年四月底完成16FF+ V1.0认证，进一步于六月底完成10nm认证。

‧ Tempus时序Signoff解决方案：此具色彩意识的时序signoff与讯号完整性分析方案支持10nm设计所要求的波形传递（waveform propagation）、米勒效应（Miller Effect）、超低功耗、多重曝光与FinFET技术有关的变异性。：

‧ Voltus IC电源完整性解决方案：这是以Cell为基础、全芯片电源signoff工具软件，支持包括依据电源网格与电迁移(electromigration，EM)规则的色彩意识布局曝光技术等10nm设计需求。Cadence signoff解决方案搭配其他产品，可因应10nm制程中设计分析与优化的精确需求，包括电压降幅(IR-drop)与电迁移(EM)、IC芯片与封装协同分析。

‧ Voltus-Fi客制电源完整性解决方案：此具SPICE准确度（SPICE-accurate）、晶体管级电源signoff工具，可用于模拟、内存与客制数字IP模块，支持包括装置等级10nm EM/IR drop设计需求，诸如「芯片宽度（silicon-width）」EM规则。

‧ Quantus QRC寄生参数撷取解决方案：此高整合性的工具软件提供高度精准解决方案，当设计实现与signoff时可支持cell-level与transistor-level撷取；以准3D（quasi-3D） FEOL/MEOL仿真、支持多重曝光、多重着色及利用Quantus Field Solver的精准3D仿真，提供领先同级的精准度。

‧ Virtuoso客制IC先进制程平台：这个业界顶尖的客制设计平台为10nm制程需求提供完整的支持，包括多重曝光、基于10nm制程光罩分色的OpenAccess（OA）设计条件设定、考虑密度梯度效应的数组组件布局与绕线功能、可让电路设计者在电路图中指定光罩颜色、在布局端提供图型阻断金属联机功能、搭配运用Cadence 实体验证系统（Physical Verification System, PVS）DRC软件拆解布局图分出光罩颜色并回贴原始布局图、以及可支持10nm设计的电子意识设计（Electrically Aware Design, EAD）功能。

‧ Spectre仿真平台：Spectre Circuit Simulator、Spectre Accelerated Parallel Simulator（APS）与Spectre eXtensive Partitioning Simulator（XPS）提供支持10nm装置模型快速且精准的电路仿真。

‧ 实体验证系统：此全芯片实体验证系统（PVS）提供多重曝光分解（decomposition）与芯片完成（chip-finishing）解决方案，与Virtuoso客制IC平台和其他Cadence工具软件整合，可大幅减少重复设计并达成更快速的设计收敛。

‧ Litho Electrical Analyzer：此分析程序整合台积公司10nm布局依赖效应（Layout Dependent Effects, LDE）引擎提供10nm 台积公司认证Virtuoso-LDE流程，让客制模拟设计人员能够在设计流程中更早期整合LDE，并加速模拟设计聚合。

此外，台积公司的10nm认证单元库也是运用Cadence Virtuoso Liberate特性分析解决方案与Spectre电路仿真器所建立的。

台积公司设计基础架构营销事业部资深协理Suk Lee表示：「我们与Cadence密切地合作认证流程，使彼此的客户都能够享受先进FinFET制程技术在效能与功耗方面的改善。Cadence客制/模拟、数字设计实现和signoff工具，已为客户的10nm FinFET设计在减少重复设计并提高可预测性方面做好准备。」

Cadence资深副总裁兼EDA策略长徐季平博士表示：「客户能够开始运用10nm FinFET解决方案，克服设计复杂性且更快速上市，而且我们已经在早期采用的客户身上看到成功的例子。台积公司与Cadence的长期合作为硅晶技术带来持续进步，而且我们计划与客户合作，在最新制程技术的基础上不断地创新。」