创意电子采用Cadence Encounter数字设计实现系统在台积16奈米FinFET Plus制程完成首件量产设计定案

益华计算机（Cadence）与创意电子宣布，创意电子在台积电16nm FinFET Plus （16FF+）制程上，采用Cadence Encounter数字设计实现系统完成首件高速运算ASIC的设计定案（tape-out）。创意电子结合16FF+制程的效能优势并采用Cadence数字解决方案，可让这个ASIC的操作时序提升18%、而且功耗减少28%，在其应用的系统上更可以达到两倍的效能。

创意电子运用Encounter数字设计实现系统解决16FF+的设计实现挑战，包括双重曝光和FinFET设计规则检查（DRC）、时序和电流变异性，以及处理量要求。

创意电子总经理赖俊豪表示：「创意电子身为ASIC设计的先锋，必须要能及时将非常复杂的设计提交给客户，Cadence的工具和团队在这方面提供了充分的协助。Cadence在台积电先进制程的丰富经验让我们选择与Cadence共同研发旗下设计。在完成这首次16FF+产品设计定案前，我们也已经运用Cadence方案完成数个16nm测试芯片并且获得非常好的量测结果。藉由Cadence与创意电子团队的通力合作，我们才能达成在3个月完成1.8亿逻辑闸生产设计定案的目标。」

Cadence数字暨签核部门资深副总Anirudh Devgan表示：「Encounter数字设计实现系统的设计能为超过1亿（100M+）instance高效能和低功耗设计提供最有效率的方法。」他表示Encounter系统已获台积电运用于16FF+制程的认证，让Cadence的客户在先进制程上快速达成设计定案更有信心。

Encounter系统产品特色

*正确建构、完善的双重曝光和涵盖平面规划、配置、以及绕线至电子和物理签核的FinFET流程

*与Cadence的Litho Physical Analyzer和CMP Predictor完美整合，达成可制造性设计（design for Manufacturing,DFM）

*采用大量平行的多线程（Multi-threaded）GigaOpt和NanoRoute技术，有效掌控DRC规则和设计尺寸

*改善SoC效能和功耗的GigaOpt先进芯片内变异（advanced on chip variation,AOCV）和布线导向设计