當晶片設計從45奈米進入28/22奈米階段，無論是晶片設計前端或後端，降低功耗和雜訊的重要性，更加被ASIC和EDA廠商所重視。以往晶片封裝等級的電源整合設計還是不夠，現在從系統級晶片設計一開始，就要提供降低雜訊的解決方案，進一步全面關照電源、傳輸速度、電磁干擾以及散熱等晶片設計內容。

Apache Design Solutions執行長Andrew Yang表示，低功耗設計直接攸關於半導體內電晶體的電流消耗（current drawn），電流消耗往往跟操作電流和待機電流有關。散熱則與電流消耗和供應電壓有直接相關。另一方面，無論是熱還是電，也都是雜訊干擾的主要來源，特別是如何降低電磁干擾EMI（Electromagnetic Interference），已成微晶片設計領域的關鍵課題。

創意電子（Global Unichip Corp.；GUC）市場處處長黃克勤也指出，在高速介面整合設計上，如何將訊號進一步整合、並且避免雜訊干擾，ASIC廠商在提供相關IP服務時，需要累積大量的實務經驗。Andrew Yang進一步指出，降低功耗以及降低雜訊干擾，其實是半導體產業在處理晶片設計時，會遇到同一件問題的一體兩面。

因為運作良好的晶片，一旦封裝嵌入於PCB板上，就會隨著I/O高速傳輸訊號以及電源供應，產生出更大的雜訊耦合，進而反過頭來影響晶片的處理效能。晶片電源成為雜訊的來源，雜訊則透過晶片間相互連結而不斷蔓延，進一步深刻影響了車用、航空以及消費電子產品的可靠度。因此目前在半導體設計、特別是EDA軟體設計工具的革新上，當一開始談到電流供應或降低功耗，就必須一併試圖解決雜訊干擾的問題。

在這裡有幾個晶片設計技術的發展趨勢必須注意到。首先，手持裝置對於靜態消耗功率和動態消耗功率的需求總和雖然起伏不大，但是手持裝置的實際功耗卻不斷攀升，未來甚將達到7.5瓦以上。再者，晶片與晶片之間的I/O介面效能反應在DDR、DDR3到DDR5的處理效能，將從不到1GHz迅速攀升到超過3GHz、很快地將超過6.5GHz以上。

Open-Silicon總裁兼執行長Naveed Sherwani便指出，在這裡，反向偏壓（Back biasing）、電晶體改造（Transistor transformation）、功率恢復（Power recovery）、降低待機功耗和動態消耗功率的節能設計就很重要。漏電流對於65奈米和40奈米晶片製程來說是亟待克服的難題。而反向偏壓設計可以有效降低漏電流，最高可達到降低45％的漏電流。

黃克勤進一步表示，在低功耗設計上，降低漏電流和降低動態消耗功率是ASIC廠商通常比較關注的兩大焦點。前者可藉由狀態保存電源閘控（power gating with state retention）的方式、以及關閉多餘電源或是多重電壓的設計；後者方法學上包含動態電壓調整（voltage scaling）、時脈閘控方式（clock gating）、多重電壓設計（Multi Supply Voltage；MSV）、動態電壓頻率調整（DVFS）等方式。

另一方面，微處理器和繪圖處理器內數十億顆電晶體的設計複雜度，每兩年幾乎呈現2倍的趨勢發展。為了因應如此高度複雜且微型化的設計架構，晶片封裝便朝向3D IC架構演進，3D IC對於EDA設計的影響仍是未知數，不過可以確定的是，隨著3D IC架構的演進，晶片與系統之間的設計界線將會越來越模糊，系統級晶片設計的重要性就會越來越被凸顯出來。

晶片設計內容面臨如此重大變遷的關鍵時刻，提供兼顧晶片封裝電源整合設計以及系統級降低雜訊的解決方案，就會是EDA設計廠商的競爭優勢所在。Andrew Yang指出，這不僅要涵蓋暫存器傳輸級RTL、類比電源IP方法學、系統晶片設計以及主板封裝等環節，更要因應環節之間的整合提供客製化設計方案，例如RTL整合SoC的超低功耗設計、類比IP整合數位SoC的單晶片設計、SoC整合主板封裝的效能提昇等。在這裡，EDA廠商除了降低功耗外，也要提供合適的電源供應設計內容，以及晶片製程後的校正服務。