降低功耗一直被視為現今晶片設計最大的挑戰，該問題限制了可攜式產品的功能與電池續航力。位於美國矽谷的SuVolta致力於電晶體變化的物理問題，解決了電子系統核心的電力問題。其最新發表的PowerShrink低功耗平台可大幅降低供應電壓（VDD），將可降低功耗50％，同時維持IC的運作速度，而不需改變現有的半導體設計及製造基礎架構。此平台被市場認為是最具革命性的技術，富士通半導體也宣布已獲SuVolta授權，將共同開發 PowerShrink低功耗CMOS技術。

SuVolta總裁暨執行長Bruce McWilliams(左)認為，功耗已成為許多功能的限制因素。降低半導體功耗的益處，已遠遠超過應用及產品所能發展的範圍。

SuVolta總裁暨執行長Bruce McWilliams指出，截至目前為止，半導體製程技術創新主要著重於提高效能。但現今半導體最大的問題並非效能，而在於功耗。SuVolta 藉由大幅降低電晶體臨界電壓變化來解決功耗問題，也因此促成了供應電壓的降低。SuVolta 的 DDC 次微米技術解決臨界電壓控制，限制隨機及其他來源的摻雜擾動，同時提高載子遷移率和減少器件電容，以維持低電源時的電路速度。

Bruce說，控制功耗是增加 IC 產品功能及擴充半導體製程技術的關鍵要素。SuVolta 的DDC電晶體採用獨特的通道結構，相較於傳統的電晶體技術，具有低功耗運作的顯著效益。藉由降低臨界電壓 (VT) 變化至50%，可降低DDC 電晶體供應電壓30%以上，同時維持相同的系統時脈速度並降低整體漏電。藉由增加通道遷移率，增加對 DDC 電晶體驅動電流10% 以上。此外，DDC 電晶體能夠藉由大幅增加的基體係數，透過基體偏壓更有效管理臨界電壓。

SuVolta PowerShrink低功耗平台相容於目前製造及設計基礎架構。SuVolta的DDC電晶體使用現有的CMOS設計規則及製造流程，因為不需要新設備或新材料，可於現有的晶圓廠製造。SuVolta的PowerShrink平台還使用傳統的設計工具及設計流程。

SuVolta 的電路及設計技術利用DDC電晶體的獨特特性，比傳統的電晶體更能有效管理 VT，藉此進一步降低功耗。適性基體偏壓可用來修正系統所製造的變化，從而進一步降低 VT 的變化和提升良率。動態基體偏壓可用來減低溫度和老化效應，同時讓功率模式於極低的電源運作下更有效率。

Bruce認為，功耗已成為許多功能的限制因素，這些功能可運用在行動運算裝置，如智慧型手機、平板電腦及筆記型電腦。降低半導體功耗的益處，已遠遠超過應用及產品所能發展的範圍。SuVolta 非常榮幸能夠提供業界技術平台，促進持續擴大平面基材CMOS技術的可行性。