Cadence發佈新聞稿指出NEC的新一代特殊應用積體電路(ASIC)設計作業已能在NC-Verilog邏輯模擬技術中直接完成最後簽證(Sign-off)的程序。透過一連串嚴謹的認證步驟，NEC將把NC-Verilog整合至其OpenCAD設計環境內，以支援超大型複雜晶片的開發工作。

Cadence的NC-Verilog模擬器係以Cadence專屬的原生編譯(Native Compiled0製碼技術為基礎，再經由擁有15年以上驗證經驗，而簽證可信度由獲全球眾多ASIC廠商充分信賴的Verilog產品演化而來。

Cadence的模擬技術主體能提供強大而有效的運算能力，以克服設計SOC晶片時可能遭遇的各種難題；NC-Verilog能輕易地升級為NC-SIM，是一套擁有業界最高性能的混合語言模擬器，可支援日漸普及的混合設計語言，而NC-SIM允許設計人員自由地選擇並決定採用何種硬體敘述語言(HDL)，同時提供他們在單一設計內混合使用Verilog與HDL的專有彈性；NC-Verilog也是Verification Cockpit家族的成員之一，完整的Verification Cockpit組合將可執行事件轉換測試開發(Transaction-based Test Development)、模組比對(Modeling Checking)、敘述碼覆蓋率(Code Coverage)及HDL分析等動/靜態驗證功能。另外，NC-Verilog亦為Cadence全套由前端至後端SOC作業流程中的核心元件，能與其它工具組，如訊號處理作業系統(SPW)，Verilog-A及Spice模擬軟體等產品結合，建構完整的混合類比/數位訊號(A/D)設計驗證環境。