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3D-IC難如上青天? 2.5D存在將比預期久
 

【CTIMES/SmartAuto 王岫晨 報導】   2011年04月18日 星期一

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3D IC技術在半導體業已經聲名大噪了一段時日,但總給人一種只聞樓梯響,不見人下來的漫長等待觀感。其實3D IC技術遠比想像中還要複雜難解,也因此,部分半導體晶片商採用所謂的2.5D IC,或多個晶片垂直堆疊,即大家常聽到的矽通孔(TSV)3D IC技術進行產品設計,這也使得相關EDA工具的市場需求量大增。

Mentor Graphics執行長Walden C. Rhines指出,3D IC距離商用化還有距離,這導致2.5D IC的存在時間將比預期還要更久。
Mentor Graphics執行長Walden C. Rhines指出,3D IC距離商用化還有距離,這導致2.5D IC的存在時間將比預期還要更久。

Mentor Graphics執行長Walden C. Rhines指出,3D IC製程技術之所以引起半導體產業的巨大轟動,並使設計師對之趨之若鶩,是由於這樣的製程對IC設計產生決定性的優勢,例如提高性能、降低功耗與成本,而在固定的小封裝中可增加更多功能。只不過,3D IC距離真正可商用化還有點距離,這也導致2.5D IC的存在時間,將比預期還要更久一些。

Walden認為,當半導體產業向3D IC轉移的過程中,測試方面將首先面對三大挑戰。第一,晶圓測試時,晶片的缺陷必須盡可能降低,以確保封裝後的良率提高。這就必須先滿足KGD(Known Good Die)的要求。第二,由於3D IC封裝結構中,最底層的晶片將是外部測試線路的唯一接取入口,因此在封裝堆疊中,必須有一條將掃描測試訊號從底層晶片傳到頂層晶片的線路。第三,堆疊的晶片之間,也必須建立相互測試的方法。

3D IC還要求對於已封裝的多晶片結構,需有完整的測試能力,這成為3D IC的挑戰。成功的測試取決於邏輯內建自我測試(LBIST)、記憶體BIST、模擬測試和邊界掃描測試等能力,以及用分級方式在封裝的多晶片間分配測試指令和訊號的能力。

Walden說,Mentor已針對3D IC設計、驗證、製造和測試要求的需求,提出完整EDA解決方案。該公司Tessent設計測試(DFT)產品線的3D IC測試方案,使用了多晶片整合分級掃描與內建自我測試(BIST)的方法,優勢在於可進行分級測試。而正式的9.4版將今年5月發表。

關鍵字: Mentor 
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