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電子高峰會:晶圓製程挑戰多 Tela絕招走江湖
 

【CTIMES/SmartAuto 鍾榮峰 報導】   2010年05月07日 星期五

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當晶圓製程從45奈米進入28奈米甚至更微型化的階段時,其所需面對的問題則更為複雜,在實體架構設計(physical design)、DFM(design for manufacturing)、光學微影技術(Lithography)和漏電流等製程上的挑戰更為嚴峻。

越來越微型化的晶圓製程,帶給光學微影技術越來越嚴厲的技術難題。微影技術是透過提高解析度製作更小線寬尺寸的方式,來提高IC密度進而降低顯影成本。光源波長和光源波的尺寸是其關鍵,微影技術所使用的光源波長越短、尺寸越小,解析度會越高。或者,也可以採用雙重曝光成像(double patterning)的方式來提高顯影解析度。不過雙重曝光成像成本較高,圖案佈局也較複雜,因此釜底抽薪的辦法,就是從革新微影技術的光源內容著手。

Tela Innovations市場行銷副總裁Neal Carney則表示,隨著奈米製程微型化,IC密度不斷縮小,晶圓上的圖案間距和目標會更小,無論是單次曝光(single patterning)還是雙重曝光成像,都已藉由浸潤式微影技術中透過水較高的折射率,增加透鏡的數值孔徑(NA),來縮減圖案尺寸。進入到28~20奈米製程階段,技術上還是以193nm的深紫外光、結合1.35NA的浸潤式微影技術(immersion lithography)為主。至於大家不斷討論到波長13.4nm的次世代超短紫外光(Extreme Ultra Violet;EUV),在技術上仍有許多不確定因素,因此浸潤式微影技術應該還是下一世代28~20奈米製程的主流微影技術。

同時,提昇晶圓微影製程的圖案佈局和導線精確度更是重要,特別是在雙重曝光成像的過程,要讓晶圓實體架構設計圖案佈局和佈線更準確,交叉點不易失真,還要兼顧提昇電晶體在特定佈線內的效能。因此在技術上,可藉由預先定義實體架構(pre-defined topologies),採用固定閘極距離(fixed-pitch)、直線模式(straight line poly)、整合密度模式(uniform density poly)和單面向佈局(single orientation)等方式,在同樣的設計架構和工具環境下,可進一步降低微影圖案佈局的變異性。

另一方面,降低漏電流的挑戰也十分不容易克服。Tela Innovations在併購Blaze之後取得降低漏電流的關鍵技術,可針對特定的電晶體閘道長度施以偏壓,讓閘道長度微調增加,漏電流功耗就會呈現指數型的降低,而漏電耗能的變異性(leakage variability)也會隨之降低,不會影響晶片的尺寸與效能,提昇晶片漏電流的參數良率(parametric yield)。

Tela Innovations在提昇晶圓圖案佈局和降低漏電功耗的技術,已經獨家專利授權給台積電廣泛採用。台積電EDA和設計服務部門副總監Tom Quan表示,台積電藉由OIP平台架構的合作方式,採用Tela的技術提昇晶片設計與製程的效能。這是藉由光學臨近效應修正(Optical Proximity Correction;OPC)的閘極臨界尺寸(Critical Dimension)的微調技術,分析產品設計,並在對時序較不敏感的路徑上將閘極長度調整為合適的大小,同時有效節省對時序較不敏感的路徑上的電晶體耗能,而不影響晶片的性能,降低漏電流的幅度可達到50%,目前已應用在90~40奈米的晶圓製程上,台積電的客戶包括LSI和Mellanox等,均已使用台積電和Tela所合作的降低漏電功耗技術,幅度可達20~25%左右。

關鍵字: lithography  漏電流  globalpress Summit 2010  Tela Innovations  台積電(TSMC
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