本周IEEE國際電子會議（IEDM）上，比利時微電子研究中心（imec）發表了最新的半鑲嵌整合方案，透過導入VHV繞線技術（vertical-horizontal-vertical）來實現4軌（4T）標準單元設計，加速元件微縮。該半鑲嵌製程成功將標準單元在中段製程的端到端間距（tip-to-tip；T2T）微縮至8奈米，不同元件層的邊緣還能完成自對準。設計人員可透過這項微縮技術來實現更緊密的標準單元堆疊，與5軌設計相較，面積減少了21%。這套創新的佈線方案搭配半鑲嵌整合製程，將能逐步推進邏輯元件的微縮藍圖，迎向埃米世代。

圖一：標準單元樣板的俯視圖（左）5軌HVH繞線設計（右）4軌VHV繞線設計。

長久以來，中段製程採用單層接點的設計來連接前段製程（FEOL）與後段製程（BEOL）。但到如今，中段製程的元件層逐漸增加，例如包含Mint金屬層與Vint通孔層。這些元件層將源極、汲極與閘極的電訊號傳輸至局部導線層，或是反向傳輸。

imec近期推出了一套創新的標準單元佈線架構，取名為VHV，透過在中段製程增設一層元件層（M0B）來實現4軌設計，加速元件微縮。利用這項技術，標準單元的前三層佈線採用VHV設計，而非5軌標準單元所用的傳統HVH繞線設計。不過這項創新的雙層VHV繞線技術在製程整合方面極具挑戰，主要原因是4軌標準單元之間的邊緣較為狹窄。在中段製程，相鄰的M0B層導線端點必須緊密相距，相向的兩條通孔（VintB）邊緣也需清晰的輪廓分界，所有間距都至少在頂部Mint金屬層的關鍵尺寸（CD）之內。展望未來技術節點，我們必須將導線的端到端間距與通孔層的間距從24奈米逐漸縮短至8奈米。直接蝕刻已經無法實現這項目標，因此需要改用自對準圖形化策略。

在今年的IEEE國際電子會議（IEDM）上，imec展示一項雙層半鑲嵌技術，用來實現緊密相鄰的標準單元圖形定義，其中進行一次直接金屬蝕刻。imec奈米導線研究計畫主持人Zsolt T?kei表示：「大致來說，我們先用傳統圖形化技術，製出連續導線與較寬的通孔，接著製出兩層金屬層，隨即把這些元件層一分為二，將位於頂部、間距為16nm~18nm的Mint金屬層作為硬光罩，完成最後的圖形化處理。」 如此一來就能實現Mint、VintB與M0B三層元件層的同步自對準。透過以釕金屬製成的雙層測試元件，我們取得了重大的研究成果，通孔的平均關鍵尺寸僅有10.5nm，M0B層的端到端間距也只有8.9nm。」 導線電阻與隔離特性等初始電性特徵分析也協助進行了結構驗證。

Zsolt T?kei接著說道：「這項VHV繞線技術將是實現A10、A7、A5、A3等埃米技術節點的關鍵微縮技術，有效縮短標準單元的間距。甚至還能用於新興的元件架構，像是奈米片、叉型片與互補式場效電晶體（CFET）。透過在中段製程導入以往用於後段製程的半鑲嵌技術，我們現在也找到了整合這項繞線技術的方法。但這還需要更詳細的研究。為此，imec正在進行全新光罩設計的下線製造。」