Mentor Graphics（明導）宣佈：台積電（TSMC）和Mentor Graphics已經達到在 10nm EDA認證合作的第一個里程碑。 Calibre實體驗證和可製造性設計（DFM）平臺以及 Analog FastSPICE（AFS）電路驗證平臺（包括AFS Mega）已由台積電依據最新版本的10nm設計規則和 SPICE模型認證。經TSMC驗證的Olympus-SoC數位設計平臺已依據10nm製程要求補強新工具功能，同時，全晶片等級的認證工作也正進行中。除10nm外，Mentor同時還完成了Calibre、Olympus-SoC和AFS平臺的16FF+ 1.0版本認證。這讓設計人員及時取得獲台積電認可、有著效能及精準度的最新製程簽核用技術文件。

「我們與Mentor Graphics的長期合作使我們在技術開發的最初階段便緊密合作，這樣一來，我們可以在推出新製程產品的同時，為我們的客戶提供隨時可以運用到量產中的設計套件和軟體。」TSMC設計基礎架構行銷部高級總監Suk Lee說道。

「Mentor 的設計解決方案成功地符合TSMC 10nm FinFET技術在精確度和相容性方面的要求，讓客戶以準確的驗證解決方案進行設計。」

Analog FastSPICE平臺為奈米類比、RF、混合信號、記憶體和客製數位電路提供了快速的電路驗證。對於大型電路，AFS平臺還提供高容量及快速的混合信號模擬。對於嵌入式 SRAM 和其他基於陣列的電路，AFS Mega提供高度精確的模擬結果。

由於電路可靠度仍是眾所矚目，Mentor和TSMC對10nm Calibre PERC產品進行改善，從而確保設計和 IP開發團隊有可靠的驗證解決方案來識別電氣錯誤來源。此外，Calibre xACT 參數抽取套件包括可提供結果更為精確的最新模型，從而實現10nm在精確度方面更為嚴格的要求。

對於TSMC 16FF+ 1.0 Calibre設計套件版本發佈，Calibre團隊與台積電通力合作，使DRC 的性能平均提升了30%。除此之外，台積電和Mentor發佈了新的填充使用模型，模型將強化可一次性成功的填充運行，從而使ECO更改更加簡單、快速。這一全新的填充方法還將在後填充驗證過程中，幫助確保一致的週期時間。

「由於Mentor和台積電在新製程節點設計規則開發的最初階段便合作，我們和台積電都明白有那些新的設計及驗證挑戰，」Mentor Graphics公司Design to Silicon 事業部副總裁兼總經理Joseph Sawicki說道。「這使得我們有能力可以為生態系統早期使用者提供先進的功能，並隨著新製程朝全量產狀態發展而繼續優化性能。」（編輯陳復霞整理）