Silicon Labs(亦名「芯科科技」)宣布扩展Si539x抖动衰减器系列产品，新型元件具备完全整合的叁考时脉、强化的系统可靠性和效能，同时简化高速网路设计中的PCB布局。新型Si539x抖动衰减器设计旨在满足100/200/400/600/800G设计中严苛的叁考时脉要求，为最先进的乙太网路交换器SoC、PHY、FPGA和ASIC中56G PAM-4 SerDes所需的严格抖动要求提供超过40％的裕量，同时也为新兴112G SerDes设计提供符合未来需求的解决方案。

Silicon Labs扩展Si539x抖动衰减器系列产品，新型元件具备完全整合的叁考时脉、强化的系统可靠性和效能

Silicon Labs时脉产品总经理James Wilson表示：「网路设备供应商正竞相开发能处理5G无线流量的更高速、高容量设备。这种转变推动了对前传/回程(fronthaul/backhaul)、城域/核心以及资料中心应用中对更高效能时脉解决方案的需求。整合56 Gbps SerDes的FPGA和PHY支援更高容量的100/200/400/600/800G光纤和乙太网路线卡，却需面临越来越趋复杂的电路板设计和布局之挑战。藉由Silicon Labs新型Si539x抖动衰减器整合叁考时脉，将有助整体产业轻松迁移至更高埠数、高容量的100/200/400/600/800G设计。」

提升系统可靠性和效能

新型Si539x抖动衰减器整合了一个高可靠的晶体，已在整个温度范围内进行全面的测试，并针对频率扰动(activity dip)进行预先筛选。Si539x元件通过各种可靠性测试，包括冲击、振动、温度循环和晶体老化。规格严谨的晶体和创新的元件结构，降低晶体对系统风扇引起的温度变化的敏感度，进而实现更加一致、可靠的操作。

高声频发射杂讯抗扰度

整合叁考时脉的元件结构比外部晶体设计具备更高的声频发射(AE)抗扰度。AE是当印刷电路板(PCB)受到温度梯度或外部机械力，而导致PCB组装中的微裂或塑性变形时发生的杂讯波辐射。与由於AE引起更大频率误差的离散式晶体不同，Si539x元件的创新封装结构可隔离并保护晶体免於AE杂讯影响，确保可靠的操作和一致的频率响应。

节省空间

设计高埠数的光纤和乙太网路线卡的客户，相当重视缩减电路板面积。藉由使用内建叁考时脉的抖动衰减器，使开发人员能缩减35％以上PCB占位面积，并带来额外的好处：整合叁考时脉消除了对晶体下方的禁止布线区域的需求，因此可在元件周围进行更密集的时脉布线，进一步简化PCB布局。

频率弹性和时脉分配

Si539x元件可在多达12个差动时脉输出上产生100 Hz至1028 MHz频率的任意组合，无需常用的独立时脉产生器和时脉缓冲器。这些优势实现了「时脉树单晶片」时脉，同时消除了与离散时脉树解决方案相关的附加抖动。

价格与供货

新型Si539x抖动衰减器现已量产，并可提供样品。Silicon Labs提供各种评估板(EVB)，零售价为299美元，适用於选择具备内部或外部叁考时脉的Si539x元件。EVB使客户能够快速从装置配置转向详细的效能评估，透过与ClockBuilder Pro软体工具无缝协作，使开发人员能够快速开发自订配置并衡量效能。