电子设计创新厂商Cadence益华计算机今日宣布，将藉由新一代Cadence Protium快速原型开发平台（Cadence Protium rapid prototyping platform）扩展系统套装（System Development Suite）性能，进而提升软件开发效率；此外，Cadence Palladium XP II验证运算平台则新增IEEE 1801低功耗标准支持。Cadence系统套装性能扩展后，可促进系统和半导体公司于手机、消费者、网络和内存区块之技术应用，有效解决各种重大的设计挑战，例如早期软件建置和更低的功耗。

Cadence Protium平台为Cadence第二代FPGA原型平台，采用美商Xilinx赛灵思Virtex-7 2000T FPGA系列，专为软件开发技术量身打造。与市场同类竞争方案相比，新一代平台可缩短建置时间达70%，处理周期由数个月缩减至数周，进而大幅提升工作效率。Protium与Palladium平台流程兼容，容量为上一代的4倍，可支持多达一亿闸极，有助于软件开发及通量回归分析，同时具备全自动流程，实现用户为导向（user-driven）之性能优化的能力。Protium平台可自动编辑内存，并支持大容量外部内存，且流程中保留RTL原有编码技术，减少FPGA手动建置过程的繁琐步骤和错误发生，进而加速上市时间。

日立旗下的信息暨通讯系统公司全球MONOZUKURI部门执行副总经理Hideya Sato表示：「Palladium仿真系统和Protium快速原型系统之测试流程一致，帮助我们的设计团队流畅地切换于两种执行引擎间，与传统基于FPGA原型开发方法相比，建置时间从数月缩短至数周。此外，我们期待藉由扩展Protium平台于硬件／软件共同验证之应用，以提高整体开发生产力。」

赛灵思A&D、ISM 及 TM&E市场部副总裁Arun Iyengar表示：「软件和硬件验证的需求倍增，持续推动了FPGA ASIC原型技术于各方面的应用，例如，仿真功能、原型技术和量产应用。Cadence的解决方案将采用Palladium的硬件验证与Protium原型的软件开发结合，不仅大幅缩短产品上市时间，同时还能提高产品质量。」

低功耗分析与验证在系统芯片签核（signoff）标准中至为关键，有鉴于此，Cadence扩展Palladium XP II平台之动态功率分析（Dynamic Power Analysis），超越通用功率格式（Common Power Format，CPF）之支持范围，同时采纳符合IEEE 1801标准之验证和除错支持。工程师于验证时，有时可采用Incisive一般及仿真平台，有时则使用Palladium平台，两平台皆采纳通用功率计划和指针，以及整合式除错分析。Cadence本次所推出的System Development Suite可提供一致整合之低功耗流程，以作为工程师的验证选择。