ARC International和Cadence联合发表一项全新的自动化通用功率格式（Common Power Format;CPF），让新的低功率参考设计方法学（low power reference design methodology;LP-RDM）可执行于ARC专利的ARChitect处理器组态工具当中。这项LP-RDM和Cadence的低功率技术能将ARC新的Energy PRO技术捕捉成RTL，并持续经由设计流程转换至GDSII，使IP核心可节省高达四倍的功率。

Cadence产业联盟部总监Michael Horne表示：「ARC和Cadence已合作成功开发出以Si2联盟通用功率格式（CPF）标准为基础的参考设计流程。ARC透过Cadence的CPF低功率解决方案，成功以一个标准90nm低功率标准单元函式库为ARC核心执行台积电90nm目标制程之扁平电缆表列（netlist）合成、验证、平面规划和绕线。这项设计一次就通过测试而且也达到了目标功率规格。」

ARC International产品开发与服务副总裁Paul Holt强调：「ARC和Cadence过去已合作创造了许多杰出的设计成果，也为许多共同的客户提供内建ARC可组态核心及子系统的低功率SoC设计。这次新流程的实验结果显示，客户使用ARC Energy PRO技术搭配Cadence的LP-RDM将可比以往传统低功率流程节省高达四倍的功率。」

ARC的组态工具ARChitect在一个参考设计流程函式库之内整合了Cadence的低功率方案脚本（scripts）。ARChitect让设计工程师在运用Virage Logic公司的Area,Speed and Power（ASAP）Logic标准单元函式库和超低功率标准单元架构的同时，可以建置数种Energy PRO功能。随后ARChitect会产生出包含Energy PRO设计意图的RTL，以供输入到Cadence低功率方案中的关键组件Cadence Encounter数字IC设计平台当中。透过业界标准Si2联盟通用功率格式，Encounter平台可为台积电90nm制程技术执行RTL to netlist合成、验证、平面规划和绕线。因此，SoC设计工程师可以轻易组态一颗Energy PRO处理器并让所有低功率能力都自动经由整个Encounter流程到达最终布局。