CEVA宣布推出世上功能最强大的DSP架构：Gen4 CEVA-XC。这款全新架构可为5G端点和无线存取网路(RAN)、企业存取点以及其他数十亿位元低延迟应用所需的最复杂的平行处理工作负载，提供无与伦比的性能。

Gen4 CEVA-XC在强大的架构中统一了纯量和向量处理的原理，可实现两次的8路VLIW和前所未有的14,000位元资料级平行。它采用了在7nm制程节点下有1.8 GHz运作速率的先进深层管线架构，并以独特的物理设计架构来实现完全可综合的设计流程，以及创新的多执行绪设计。

这将可以让处理器动态地被重新配置成为宽型的SIMD机器或划分为较小的同时SIMD执行绪。Gen4 CEVA-XC架构还具有一个使用2048位元记忆体频宽的新颖记忆体子系统，具有紧密关联和紧耦合的一致记忆体，以支援高效的同时多执行绪(simultaneous multithreading)和记忆体存取。

Linley Group的资深分析师Mike Demler表示：「推动用於平行处理的DSP创新是CEVA业界领先的承诺，Gen4 CEVA-XC架构的推出正可彰显出CEVA实践此一承诺的决心。这款架构具有动态可重配置的多执行绪和高速设计，以及用於控制和算术处理的全面功能，为用於5G基础架构和端点的ASIC和ASSP器件的普及发展奠定基础。」

第一款建基於Gen4 CEVA-XC架构的处理器是多核心CEVA-XC16，这是有史以来速度最快的DSP核心，以快速部署各种形式的5G RAN架构为目标，包括开放式RAN(O-RAN)、基频单元(BBU)聚合以及Wi-Fi和5G企业存取点。CEVA-XC16还适用於与基地台运作相关的大量讯号处理和AI工作负载。

CEVA-XC16在设计时已充分考虑了最新的3GPP规范，并且也充分利用了公司与领先无线基础架构供应商合作开发其蜂巢式基础架构ASIC的丰富经验。CEVA前一代的CEVA-XC4500和CEVA-XC12 DSP现正在为4G和5G蜂巢式网路的运作提供动力，一家领先的无线器件供应商已将新型CEVA-XC16应用在其下一代的5G ASIC设计中。

CEVA-XC16提供高达1600 GOPS 的高平行度，可以将其重新配置为两个单独的平行执行绪。它们可以同时运行，共用具有快取记忆体一致性的L1资料记忆体，从而直接提升PHY控制处理的延迟和性能效率，而无需使用额外的CPU。与在拥挤区域连接大量使用者的单核心/单执行绪架构相比，这些全新概念设计将每平方毫米的性能提高了50%。对於大型核心丛集而言，这可节省35%的晶片面积，是定制式5G基地台晶片的典型情况。

CEVA??总裁兼行动宽频业务部门总经理Aviv Malinovitch表示：「5G是一种具有多种成长向量的技术，横跨消费性、工业、电讯和AI领域。应对这些碎片式而复杂的使用案例，需要全新的处理器思维和实践。我们的Gen 4 CEVA-XC架构采用了这一全新的方法，凭藉突破性的创新和设计，实现了前所未有的DSP核心性能。CEVA-XC16 DSP是这项成就的例证，对於希??从不断增长的5G Capex和Open RAN网路架构中获益的OEM厂商和半导体供应商而言，CEVA-XC16 DSP还可大幅降低进入障碍。」