思源科技 （SpringSoft）于日前宣布，发表ProtoLink Probe Visualizer，这款产品可提升设计能见度，同时简化 FPGA 原型板的侦错作业。新推出的 Probe Visualizer 采用创新的专利互连技术与软件自动增强功能，搭配Verdi HDL 侦错平台，将可缩短现有或客制化设计原型板的验证时程，还可提高FPGA 原型板的投资报酬率而将其运用在SoC设计的早期检验阶段。

由于原型板的速度快与成本低廉，已被广泛运用来验证关键设计模块或整套系统是否正确运作。然而，原型板向来设置不易，且缺乏讯号能见度，因此在研发过程中，机板配置作业经常延误，或局限于使用在开发阶段的后段。思源科技的 这项新产品Probe Visualizer，将能够探测众多讯号并储存大量频率周期，且能透过迅速的探测ECO流程新增/改变讯号，同时运用思源科技的 Verdi自动化侦错系统，加速缓存器转换阶层 (RTL) 的设计侦错作业，解决了上述窘境。

思源科技验证技术与产品事业群副总经理许有进博士表示，随着 FPGA 的容量与效能益趋庞大且出色，越来越多的企业转用 FPGA 原型方法进行系统层验证作业。然而，设计复杂性与侦错能力仍是妨碍原型配置的关键因素。Probe Visualizer 减轻原型研发人员与 SoC 团队沉重的验证负担。这款产品使用以软件为基础的直觉式方法，达到高水平的设计能见度；从早期 RTL 设计时间到最后的设计实现阶段，协助设计者更轻松地进行原型板侦错作业。