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Mentor与Teradyne推出ATE-Connect测试技术 大幅缩短晶片除错与测试上线时间
 

【CTIMES/SmartAuto 报导】   2018年11月15日 星期四

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Mentor今天宣布,在其Tessent SiliconInsight 产品中针对IC除错与测试上线(bring up)推出ATE-Connect?技术。 ATE-Connect技术开创了业界标准的介面,可免除与专有、测试机台特定软体以及可测试性设计(DFT)平台间的通讯障碍。新技术可加速 IJTAG元件的除错,有助於加速产品量产,并缩短5G无线通讯、自动驾驶和人工智慧产品的上市时间。此外,Mentor还宣布,Teradyne的 UltraFLEX测试解决方案透过其PortBridge 技术可完全支援新的 Mentor介面。

尽管业界广泛采用IJTAG(IEEE 1687)测试架构进行晶片级测试,但许多公司仍采用非常不同的方法把晶片级测试向量转换为测试机台格式,以及用於自动测试设备(ATE)的除错测试。因此,每个特定晶片必须先有由DFT工程师编写的测试向量,再由测试工程师转译,为每个测试机台类型的不同情境进行除错。测试工程师通常先以时脉周期较低的级别工作,而DFT工程师则使用IJTAG以更高的层级工作。两者之间的工具和技术差异会造成难以用最有效的方式除错晶片,而导致IC产品生命周期的严重延迟。

使用TCP/IP网路协定,Mentor ATE-Connect技术可为待测元件(DUT)提供IJTAG命令,并从ATE上的元件接收数据 ━ 同时把敏感的设计讯息保存在Tessent SiliconInsight工具范围内,并且仅提供所需的向给ATE上的待测元件。透过标准的网路通讯,客户可以运用其现有的安全网路实现与全球各地测试机台之间的无缝互动。

Mentor公司Tessent产品系列资深行销总监Brady Benware表示:「我们的客户要求更好的解决方案来因应晶片测试上线的挑战。直接把IJTAG的功能与ATE链结在一起,可免除客户在除错和特徵化(characterization)流程中遭遇的重大瓶颈。运用此解决方案,客户可以在几天内完成晶片的测试上线,无须再耗费数周的时间。」

除了推出ATE-Connect技术,Mentor的Tessent部门还宣布,与Teradyne和主要客户共同验证完整的解决方案。Teradyne是自动化测试设备和工业应用的领先供应商。Mentor内建ATE-Connect技术的Tessent工具套件与Teradyne PortBridge在UltraFLEX解决方案上的结合,可以显着提升测试除错的生产力,因为它使DFT开发环境能与Teradyne UltraFLEX直接通讯,以便对IP模块进行互动式除错。

「透过各种创新机台和合作夥伴关系,Teradyne可满足客户对提高生产力的需求,」Teradyne半导体测试部门??总裁暨SoC业务群总经理Jason Zee表示,「与Mentor的夥伴关系是一个重要的范例,展现了我们如何与生态系统夥伴合作,以确保客户的成功。」

關鍵字: mentor 
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