Mentor Graphics公司（明導國際）推出新款 Tessent ScanPro 產品，該產品採用的技術可以顯著減少使用Tessent TestKompress ATPG 壓縮方案的測試資料量。由於測試資料量很大程度上決定了測試積體電路（IC）的成本和時間，因此Tessent ScanPro 產品可幫助晶片製造商以更快、更具成本效益的方式交付他們的產品。

新款 Tessent ScanPro 產品採用的技術可以顯著減少使用Tessent TestKompress ATPG 壓縮方案的測試資料量。

Tessent ScanPro 產品的關鍵技術— Embedded Deterministic Test（EDT）Test Points，應用局部電路修改，可以減少測試向量生成過程中出現的衝突。由此，可以提升測試向量的生成效率，進而顯著減少測試資料量。EDT Test Point 可有效地減少使用各種故障模型（Fault Model）所生成的測試向量，包括來自Mentor的Cell-Aware Fault Model。

「隨著我們的設計尺寸不斷增加，測試時間的問題變得越來越嚴重，」Marvel NCD的DFT經理 Erez Menahem 說：「使用Mentor的EDT Test Points技術，我們可以顯著減少測試資料量，在諸多測試案例中通常可減少1/4到1/3，而不會對品質產生任何影響。」

Tessent ScanPro 產品可在不影響設計性能或計畫的前提下，為插入EDT Test Points提供自動化操作。分析和插入步驟可輕鬆融入到任何 DFT流程中。測試點位置經過精心挑選，不會影響時序收斂。此外，用戶還可依據所需，利用工具指令控制測試點所在。

「隨著設計尺寸不斷增加，品質要求變得更加嚴格，我們的客戶也一直在努力降低測試成本，」Mentor Graphics產品行銷總監 Steve Pateras 說：「Tessent ScanPro 的新型 EDT Test Points技術為測試壓縮實現了巨大的飛躍。通過將 EDT Test Points技術與 Tessent TestKompress 解決方案相結合，可使總體測試資料量壓縮效能介於 200 倍至 400 倍的範圍；對某些設計而言，壓縮效能甚至更高。」

Tessent ScanPro 產品也提供一整套高級掃描 DFT 功能。藉由添加有效的掃描架構，將gate-level電路轉化成可進行掃描測試和測試資料壓縮的設計。並且，還可分析設計可能存在的測試限制、執行測試相關的設計規則檢查（DRC），並在需要時自動糾正錯誤。此外，Tessent ScanPro 產品還支援為階層化DFT，插入專用和共用的包裝單元（wrapper cells）。Tessent ScanPro產品現已發售。（編輯部陳復霞整理）