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Mentor與Teradyne推出ATE-Connect測試技術 大幅縮短晶片除錯與測試上線時間
 

【CTIMES/SmartAuto 報導】   2018年11月15日 星期四

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Mentor今天宣佈,在其Tessent SiliconInsight 產品中針對IC除錯與測試上線(bring up)推出ATE-Connect?技術。 ATE-Connect技術開創了業界標準的介面,可免除與專有、測試機台特定軟體以及可測試性設計(DFT)平台間的通訊障礙。新技術可加速 IJTAG元件的除錯,有助於加速產品量產,並縮短5G無線通訊、自動駕駛和人工智慧產品的上市時間。此外,Mentor還宣佈,Teradyne的 UltraFLEX測試解決方案透過其PortBridge 技術可完全支援新的 Mentor介面。

儘管業界廣泛採用IJTAG(IEEE 1687)測試架構進行晶片級測試,但許多公司仍採用非常不同的方法把晶片級測試向量轉換為測試機台格式,以及用於自動測試設備(ATE)的除錯測試。因此,每個特定晶片必須先有由DFT工程師編寫的測試向量,再由測試工程師轉譯,為每個測試機台類型的不同情境進行除錯。測試工程師通常先以時脈週期較低的級別工作,而DFT工程師則使用IJTAG以更高的層級工作。兩者之間的工具和技術差異會造成難以用最有效的方式除錯晶片,而導致IC產品生命週期的嚴重延遲。

使用TCP/IP網路協定,Mentor ATE-Connect技術可為待測元件(DUT)提供IJTAG命令,並從ATE上的元件接收數據 ─ 同時把敏感的設計訊息保存在Tessent SiliconInsight工具範圍內,並且僅提供所需的向給ATE上的待測元件。透過標準的網路通訊,客戶可以運用其現有的安全網路實現與全球各地測試機台之間的無縫互動。

Mentor公司Tessent產品系列資深行銷總監Brady Benware表示:「我們的客戶要求更好的解決方案來因應晶片測試上線的挑戰。直接把IJTAG的功能與ATE鏈結在一起,可免除客戶在除錯和特徵化(characterization)流程中遭遇的重大瓶頸。運用此解決方案,客戶可以在幾天內完成晶片的測試上線,無須再耗費數週的時間。」

除了推出ATE-Connect技術,Mentor的Tessent部門還宣佈,與Teradyne和主要客戶共同驗證完整的解決方案。Teradyne是自動化測試設備和工業應用的領先供應商。Mentor內建ATE-Connect技術的Tessent工具套件與Teradyne PortBridge在UltraFLEX解決方案上的結合,可以顯著提升測試除錯的生產力,因為它使DFT開發環境能與Teradyne UltraFLEX直接通訊,以便對IP模塊進行互動式除錯。

「透過各種創新機台和合作夥伴關係,Teradyne可滿足客戶對提高生產力的需求,」Teradyne半導體測試部門副總裁暨SoC業務群總經理Jason Zee表示,「與Mentor的夥伴關係是一個重要的範例,展現了我們如何與生態系統夥伴合作,以確保客戶的成功。」

關鍵字: mentor 
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