Logic Design(Verilog RTL+Synthesis+Verification+實作

2004年12月10日 星期五 【科技日報報導】
活動名稱： Logic Design(Verilog RTL+Synthesis+Verification+實作
開始時間： 十二月十一日(六) 09:00 結束時間： 十二月十一日(六) 16:00
主辦單位： 財團法人自強工業科學基金會
活動地點： 財團法人自強工業科學基金會
聯絡人： 傅小姐 聯絡電話： 03-5714868ext.3801
報名網頁：
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(1)Introduction Verilog code--HDL的基本概念 (2)基本Verilog 描述--如何用Verilog寫出一個簡單的電路 (3)合成 (4)高階Verilog描述--使用DesignWare來設計﹔如何用Verilog寫出一個系統電路 (5)HDL自動驗証寫法--如何直接用HDL描述來自動驗証是否正確 (6)HDL Coding Style Basic Coding Coding for Portability Guidelines for Clock and Resets Coding for Synthesis  Partition for Synthesis Design with Memories Module Compilation (7)Case study -以一個8bits的微處理器為例﹔CORDIC (用於數位訊號處理單元)

關鍵字: 應用軟體類