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Microchip收購Neuronix人工智慧實驗室 增強現場部署效能 (2024.04.16)
為了在現場可程式設計閘陣列（FPGA）上增強部署高能效人工智慧邊緣解決方案的能力，Microchip公司宣佈收購 Neuronix 人工智慧實驗室。Neuronix人工智慧實驗室提供神經網路稀疏性優化技術，可在保持高精度的同時，降低圖像分類、物件偵測和語義分割等任務的功耗、尺寸和計算量 |
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群聯採Cadence Cerebrus AI驅動晶片最佳化工具 加速產品開發 (2024.01.31)
群聯電子日前已成功採用Cadence Cerebrus智慧晶片設計工具(Intelligent Chip Explorer)和完整的Cadence RTL-to-GDS數位化全流程，優化其下一代12nm製程NAND儲存控制晶片。Cadence Cerebrus為生成式AI技術驅動的解決方案，協助群聯成功降低了 35%功耗及3%面積 |
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鑑別式與生成式AI相輔相成 (2024.01.27)
眼看2024年人工智慧（AI）即將成為驅動全球經濟成長的動力之一，除了所需與算力相關的硬/軟體，與演算法、語言模型等先進科技，就連傳產中小製造業未來也有機會從中切入 |
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西門子EDA發佈Tessent RTL Pro 加強可測試性設計能力 (2023.10.19)
西門子數位化工業軟體近日發佈 Tessent RTL Pro 創新軟體解決方案，旨在幫助積體電路（IC）設計團隊簡化並加速下一代設計的關鍵可測試性設計（DFT）工作。
隨著 IC 設計在尺寸和複雜性方面不斷增長，工程師必須在設計早期階段識別並解決可測試性問題 |
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EDA的AI進化論 (2023.07.25)
先進晶片的設計與製造，已經是龐然大物，一般的人力早已無力負擔。幸好，AI來了。有了AI加入之後，它大幅提升了IC設計的效率，無論是前段的設計優化，或者是後段晶片驗證，它都帶來了無與倫比的改變 |
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人工智慧：晶片設計工程師的神隊友 (2023.07.20)
隨著人工智慧的發展，晶片業者正在利用深度學習來進行比人類更快、更高效地晶片設計。晶片設計是一項複雜的工作，最近幾年不斷追求更高密度和性能的界限下，人工智慧已經在晶片設計中發揮著越來越大的作用 |
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共同建立大膽的 ASIC 設計路徑 (2023.07.18)
本文說明在 CEVA 和 Intrinsix 如何與 OEM 和半導體公司合作，以大膽的方式取得一站式 ASIC 設計或無線子系統設計。 |
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英業達推出嵌入式神經網路處理器IP 仰攻AI產業上游IC設計 (2023.06.06)
迎接人工智慧上下游產業持續發展，英業達最新發表「VectorMesh」AI加速器系列，則強調支援先進人工智慧推論運算，不僅擁有低功耗、高效能、高彈性架構3大優點，還率先推出從模型訓練、設計及SoC整合到晶片量產階段，一條龍且客製化的整合服務，將大幅縮短客戶產品開發時程，提升其產品市場競爭力 |
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Microchip發佈新工具和設計服務 協助轉用PolarFire和SoC (2023.06.06)
隨著智慧邊緣設備對能效、安全性和可靠性的高要求，系統架構師和設計工程師不得不尋找新的解決方案。Microchip Technology Inc.今日宣佈推出新的開發資源和設計服務，以協助系統設計人員轉用PolarFire FPGA和SoC，包括業界首款中階工業邊緣協議堆疊、可客製化的加密和軟IP啟動庫，以及將現有FPGA設計轉換為PolarFire元件的新工具 |
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Imagination與Synopsys合作 加速3D可視化技術發展 (2023.01.13)
Imagination Technologies宣佈與Synopsys共同為行動光線追蹤解決方案打造更快速、高效的設計流程。光線追蹤技術透過模擬光線在現實世界中的行為方式，大幅提高圖形逼真度，進而創造出與真實世界幾乎完全相同的3D場景 |
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虛擬平台模擬與SystemC模擬器 (2023.01.05)
這些年來，晶片設計的複雜度大幅增加。多數晶片型產品都需要有軟體執行，才能發揮作用。產品推出時，軟硬體都必須準備就緒。 |
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Cadence數位與客製/類比流程 獲台積電N4P和N3E製程技術認證 (2022.11.03)
益華電腦(Cadence Design Systems, Inc.)宣布，Cadence數位與客製/類比設計流程，通過台積電N4P與N3E製程認證，支持最新的設計規則手冊(DRM)與FINFLEX技術。Cadenc為台積電N4P和 N3E 製程提供了相應的製程設計套件 (PDK)，以加速先進製程行動、人工智慧和超大規模運算的設計創新 |
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以設計師為中心的除錯解決方案可縮短驗證時間 (2022.07.28)
「設計錯誤」常被認為是造成 ASIC 和 FPGA 重新設計的主要原因之一。而在這些錯誤當中，有許多類型都可以很容易由「以設計師為中心」的解決方案所捕捉，修正或除錯，進而縮短驗證時間 |
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西門子調查：過去10年EDA複合年成長率為9% 從三面向助數位轉型 (2022.06.21)
疫情帶動數位經濟的崛起，加速各產業的科技創新與數位化進程，而半導體作為數位化的核心材料，在驅動雲端、物聯網、5G等創新應用中起到關鍵作用。
根據VLSI Research |
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新一代單片式整合氮化鎵晶片 (2022.05.05)
氮化鎵或氮化鋁鎵（AlGaN）的複合材料能提供更高的電子遷移率與臨界電場，結合HEMT的電晶體結構，就能打造新一代的元件與晶片。 |
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以模型為基礎的設計方式改善IC開發效率 (2022.04.25)
以模型為基礎的設計開發，在Simulink建立模型並模擬混和訊號IC設計、受控體和微機電系統（MEMS），本文展示馬達和感測器的範例。 |
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互連匯流排的產品生命週期（下） (2022.03.17)
可攜式刺激源標準（PSS）是最新的業界標準，其用來規範測試意圖與行為，讓測試刺激源可重複套用到不同的目標平台。 |
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互連匯流排的產品生命週期（上） (2022.03.01)
本文探討這些流程演變，以及從SystemC效能分析探索互連匯流排架構的生命週期，藉以透過通用型PSS流量產生器進行確認與驗證。 |
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新思Fusion Compiler協助客戶實現超過500次投片 (2021.12.07)
新思科技宣佈其旗艦產品Fusion Compiler RTL至GDSII解決方案自 2019推出以來，已協助用戶累積超過500次投片，此項成就擴展了新思科技在數位設計實作領域的地位。使用 Fusion Compiler進行設計投片的客戶涵蓋領先業界的半導體公司40至3奈米製程節點，橫跨高效能運算(high-performance computing; HPC)、人工智慧(AI)與第五代行動通訊等高成長的垂直市場 |
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Cadence數位、客製與類比流程 獲台積電3奈米和4奈米製程認證 (2021.11.11)
Cadence Design Systems, Inc.宣布，其數位和客製/類比流程已獲得台積電 N3 和 N4 製程技術的認證，以支持最新的設計規則手冊 (DRM)。Cadence 和台積電雙方持續的合作，為台積電 N3 和 N4 製程提供了相應的製程設計套件 (PDK)，以加速行動、人工智慧和超大規模運算的創新 |
