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TESDA延揽AMD??总裁王启尚新任董事 (2024.07.10)
专精於SoC层级验证的EDA公司━━台湾电子系统设计自动化（TESDA）近日召开股东临时会，完成董监事改选，延揽超微（AMD）显示卡技术与工程资深??总裁王启尚新任董事。会中也通过引进研创资本的资金，这是TESDA首次获得机构投资人注资 |
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西门子推出全新Calibre 3DThermal软体 强化3D IC市场布局 (2024.06.30)
西门子数位工业软体近日宣布推出 Calibre 3DThermal 软体，用於 3D 积体电路（3D-IC）热分析、验证与除错。Calibre 3DThermal 将 Calibre 验证软体和 Calibre 3DSTACK 软体的关键能力，以及西门子 Simcenter Flotherm 软体运算引擎相结合 |
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西门子以Catapult AI NN简化先进晶片级系统设计中的AI加速器开发 (2024.06.18)
西门子数位工业软体近日推出 Catapult AI NN 软体，可帮助神经网路加速器在ASIC和SoC上进行高阶合成（HLS）。Catapult AI NN 是一款全面的解决方案，可对 AI 架构进行神经网路描述，再将其转换为 C++ 程式码，并合成为 Verilog 或 VHDL 语言的 RTL 加速器，以在矽晶中实作 |
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西门子Solido IP验证套件 为下一代IC设计提供端到端矽晶品质保证 (2024.05.22)
西门子数位工业软体发布全新的 Solido IP 验证套件（Solido IP Validation Suite），这是一套完善的自动化签核解决方案，可为包括标准元件、记忆体和 IP 区块在?的所有设计智慧财产权（IP）类型提供品质保证 |
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Cadence结合生成式AI技术 开创多物理场模拟应用新时代 (2024.05.07)
Cadence 与NVIDIA合作，结合生成式 AI，开创多物理场模拟技术的应用新局。Cadence是透过Millennium平台，利用特制的NVIDIA硬体加速运算来提高效率，在单一Millennium M1机箱可达到等同於32,000颗CPU的运算效能，提供接近硬体模拟的速度 |
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Cadence和NVIDIA合作生成式AI项目 加速应用创新 (2024.03.24)
益华电脑(Cadence Design Systems, Inc.)宣布．扩大与 NVIDIA 在 EDA、系统设计和分析、数位生物学(Digital Biology)和AI领域的多年合作，推出两种革命性解决方案，利用加速运算和生成式AI重塑未来设计 |
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西门子加入半导体教育联盟 应对产业技能和人才短缺问题 (2024.03.05)
西门子数位化工业软体今（5）日宣布加入半导体教育联盟（Semiconductor Education Alliance），协助建设积体电路（IC）设计和电子设计自动化（EDA）产业的实践社区，包括教师、学校、出版商、教育技术公司和研究组织等范围，推进半导体产业蓬勃发展 |
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Cadence推出业界首款加速数位双生平台Millennium (2024.02.22)
益华电脑(Cadence Design Systems, Inc.)宣布，推出Cadence Millennium企业多物理场平台，这是业界首款用於多物理场系统设计和分析的硬体/软体(HW/ SW)加速数位双生解决方案。
Cadence瞄准了提高性能和效率可获得的巨大助益与商机，推出第一代Millennium M1 平台专注於加速高拟真运算流体动力学 (CFD)的模拟能力 |
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是德Chiplet PHY Designer可模拟支援UCIe标准之D2D至D2D实体层IP (2024.02.05)
是德科技（Keysight）推出Chiplet PHY Designer，这是该公司高速数位设计与模拟工具系列的最新成员，提供晶粒间（D2D）互连模拟功能，可对业界称为小晶片（Chiplet）之异质和3D积体电路设计的效能进行全面验证 |
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群联采Cadence Cerebrus AI驱动晶片最隹化工具 加速产品开发 (2024.01.31)
群联电子日前已成功采用Cadence Cerebrus智慧晶片设计工具(Intelligent Chip Explorer)和完整的Cadence RTL-to-GDS数位化全流程，优化其下一代12nm制程NAND储存控制晶片。Cadence Cerebrus为生成式AI技术驱动的解决方案，协助群联成功降低了 35%功耗及3%面积 |
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创意采Cadence Integrity 3D-IC平台 实现3D FinFET 制程晶片设计 (2024.01.14)
益华电脑（Cadence）宣布，其Cadence Integrity 3D-IC 平台获创意电子采用，并已成功用於先进 FinFET 制程上实现复杂的 3D 堆叠晶片设计，并完成投片。
该设计采Cadence Integrity 3D-IC 平台，於覆晶接合（flip-chip）封装的晶圆堆叠 (WoW) 结构上实现Memory-on-Logic 三维芯片堆叠配置 |
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修复高达95% Cadence推出生成式AI自动识别和解决EM-IR违规技术 (2023.11.16)
益华电脑(Cadence Design Systems, Inc.）宣布，推出新的 Cadence Voltus InsightAI，这是业界首款生成AI技术，可在设计过程早期自动识别 EM-IR 压降违规的根本原因，因而可以最有效率的选择并加以实现与修正来改善功率、效能和面积(PPA) |
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西门子收购Insight EDA 扩展Calibre可靠性验证系列 (2023.11.16)
西门子数位化工业软体完成对 Insight EDA 公司的收购，後者能够为积体电路（IC）设计团队，提供突破性的电路可靠性解决方案。
Insight EDA 成立於 2008 年，致力於为客户提供类比／混合讯号和电晶体级客制化数位设计流程 |
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西门子发布Tessent RTL Pro 加强可测试性设计能力 (2023.10.19)
西门子数位化工业软体近日发布 Tessent RTL Pro 创新软体解决方案，旨在帮助积体电路（IC）设计团队简化并加速下一代设计的关键可测试性设计（DFT）工作。
随着 IC 设计在尺寸和复杂性方面不断增长，工程师必须在设计早期阶段识别并解决可测试性问题 |
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新思科技针对台积电N5A制程技术 推出车用级IP产品组合 (2023.10.17)
新思科技宣布针对台积公司的N5A制程，推出业界范围最广的车用级介面与基础IP产品组合。新思科技与台积公司携手达成车用SoC长期运作的可靠性与高效能运算要求，协助带动次世代以软体定义车辆的产业发展 |
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西门子与台积电合作协助客户实现最隹化设计 (2023.10.12)
西门子数位化工业软体宣布与台积电深化合作，展开一系列新技术认证与协作，多项西门子 EDA 产品成功获得台积电的最新制程技术认证。
台积电设计基础架构管理部门负责人 Dan Kochpatcharin 表示：「台积电与包括西门子在?的设计生态系统夥伴携手合作 |
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新思科技利用全端大数据分析 扩充Synopsys.ai电子设计自动化套件 (2023.09.14)
新思科技宣布扩充旗下Synopsys.ai全端(full-stack)电子设计自动化(EDA)套件，针对积体电路(IC)晶片开发的每个阶段，提供全面性、以人工智慧(AI)驱动的资料分析。新思科技的EDA资料分析解决方案，在半导体业界相关领域中，是首见可提供AI驱动的见解与优化，以提升探索、设计、制造与测试流程的产品 |
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Cadence举行2023台湾使用者年会 聚焦AI应用与3D-IC技术 (2023.08.31)
益华电脑（Cadence）今日在新竹举行CadenceLIVE Taiwan 2023使用者年度大会。在全球AI浪潮之下，今年Cadence持续聚焦AI技术与EDA工具的整合搭配上，除了协助工程师提高晶片设计的效率外，也运用AI技术来提升晶片本身的性能 |
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西门子Calibre DesignEnhancer实现「Calibre设计即正确」IC布局最隹化 (2023.08.02)
西门子数位化工业软体推出创新解决方案 Calibre DesignEnhancer，能帮助积体电路（IC）、自动布局布线（P&R）和全客制化设计团队在 IC 设计和验证过程中实现「Calibre 设计即正确」设计布局修改，从而显着提高生产力、提升设计品质并加快上市速度 |
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西门子推出Solido设计环境软体 打造客制化IC验证平台 (2023.07.31)
因应现今无线、汽车、高效能运算（HPC）和物联网（IoT）等产业对於高度差异化应用的需求日益提升，设计复杂度也随之增加。西门子数位化工业软体今（31）日也宣布推出Solido设计环境软体（Solido Design Environment），以协助设计团队应对日益严苛的功耗、效能、面积、良率和可靠性等要求，同时加快上市速度 |
为了整合电子位信息交换的共同标准，统一全球各国分歧殊异的文字符号，独霸全球字符编码标准，ASCII与Unicode的分分合合就此展开........
