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CMP后清洁科技 迎向10奈米以下挑战 (2016.10.28)
从 10 奈米开始，高阶节点中已引进了许多新材料，因此必须重新配制原有的 PlanarClean化学品，使其相容。最根本的关键在于，高阶节点的容错空间已越来越小。 |
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应材：材料创新驱动半导体与显示器业五大成长机会 (2016.10.06)
由于3D NAND的演进、晶圆制程已发展到10奈米与7奈米技术、对于以材料驱动的3D 图样成形（Patterning）技术的需求日益增加、当地企业及跨国公司对中国的策略性投资不断成长，以及OLED（有机发光二极体）显示器被加速采用，这些重大且长期的技术转折点正推动半导体和显示器产业不断地成长 |
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先进制程迈入10nm以下时代 科磊推三款光罩检测系统 (2016.08.19)
随着半导体先进制程的推演，10奈米（nm）与7nm制程终露曙光；然而，先进制程须得搭配上更先进的光罩检测技术；晶圆检测设备制造商KLA-Tencor（科磊）看准了此一检测需求，针对10 奈米及7奈米制程，推出了三款先进的光罩检测系统，分别是光罩决策中心（RDC）、可供光罩厂使用的Teron 640，以及供晶圆厂操作的Teron SL655 |
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ARM首款基于台积公司10奈米FinFET多核心测试晶片问世 (2016.05.19)
ARM宣布首款采用台积公司 10奈米FinFET制程技术的多核心 64位元 ARM v8-A 处理器测试晶片问世。模拟基准测试结果显示，相较于目前多用于多款顶尖高阶手机运算晶片的16奈米FinFET+ 制程技术，此测试晶片展现更佳运算能力与功耗表现 |
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Mentor增强对TSMC 7 奈米制程初期设计开发 (2016.03.28)
Mentor Graphics公司宣布，藉由完成TSMC 10奈米FinFET V1.0认证，进一步增强和优化Calibre平台和Analog FastSPICE (AFS) 平台。此外，Calibre 和 Analog FastSPICE 平台已可应用在基于TSMC 7 奈米 FinFET 制程最新设计规则手册 (DRM) 和 SPICE 模型的初期设计开发和 IP 设计 |
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Mentor协助三星代工厂10奈米FinFET制程优化工具和设计流程 (2016.03.11)
Mentor Graphics公司（明导）宣布与三星电子合作，为三星代工厂10奈米FinFET制程提供各种设计、验证、测试工具及流程的优化。其中包括Calibre物理验证套件、Mentor Analog FastSPICE（AFS）平台、Olympus-SoC数位设计平台和Tessent测试产品套件 |
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Cadence获台积公司颁发两项年度最佳伙伴奖 (2015.10.01)
全球电子设计创新厂商益华电脑（Cadence）宣布，该公司已在今年的台积公司开放创新平台（OIP）生态系统论坛上获颁两项台积公司年度最佳伙伴奖（TSMC Partner of the Year ） |
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Cadence数字与客制/模拟工具通过台积电10nm FinFET制程认证 (2015.04.13)
益华计算机（Cadence）的数字与客制/模拟工具软件已通过TSMC台积公司最新10奈米FinFET制程技术的设计参考手册（Design Rule Manual, DRM）与SPICE模型认证。
Cadence客制/模拟和数字设计实现与signoff工具已获台积电高效能参考设计认证，能够为客户提供在10nm FinFET制程上最快速的设计收敛 |
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海思半导体扩大采用Cadence工具与IP进行先进制程FinFET设计 (2014.12.17)
全球电子设计创新厂商益华电脑（Cadence）宣布，通讯网路与数位媒体晶片组解决方案供应商海思半导体（HiSilicon）已签署合作协议，将于16奈米FinFET设计领域大幅扩增采用Cadence数位与客制/类比流程，并于10奈米和7奈米制程的设计流程上密切合作 |
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ARM与台积合作采用10奈米FinFET制程产出64位处理器 (2014.10.02)
ARM与台积公司共同宣布一项为期多年的合作协议，双方将针对台积公司10奈米FinFET制程技术提供ARMv8-A处理器IP的最佳解决方案。基于ARM与台积公司从20奈米系统单芯片（SoC）技术至16奈米FinFET技术在制程微缩上的成功合作经验，双方决定在10奈米FinFET制程上再度携手合作 |
