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CMP後清潔科技 迎向10奈米以下挑戰 (2016.10.28)
從 10 奈米開始，高階節點中已引進了許多新材料，因此必須重新配製原有的 PlanarClean化學品，使其相容。最根本的關鍵在於，高階節點的容錯空間已越來越小。 |
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應材：材料創新驅動半導體與顯示器業五大成長機會 (2016.10.06)
由於3D NAND的演進、晶圓製程已發展到10奈米與7奈米技術、對於以材料驅動的3D 圖樣成形（Patterning）技術的需求日益增加、當地企業及跨國公司對中國的策略性投資不斷成長，以及OLED（有機發光二極體）顯示器被加速採用，這些重大且長期的技術轉折點正推動半導體和顯示器產業不斷地成長 |
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先進製程邁入10nm以下時代 科磊推三款光罩檢測系統 (2016.08.19)
隨著半導體先進製程的推演，10奈米（nm）與7nm製程終露曙光；然而，先進製程須得搭配上更先進的光罩檢測技術；晶圓檢測設備製造商KLA-Tencor（科磊）看準了此一檢測需求，針對 10 奈米及7奈米製程，推出了三款先進的光罩檢測系統，分別是光罩決策中心（RDC）、可供光罩廠使用的Teron 640，以及供晶圓廠操作的Teron SL655 |
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ARM首款基於台積公司10奈米FinFET多核心測試晶片問世 (2016.05.19)
ARM宣布首款採用台積公司 10奈米FinFET製程技術的多核心 64位元 ARM v8-A 處理器測試晶片問世。模擬基準測試結果顯示，相較於目前多用於多款頂尖高階手機運算晶片的16奈米FinFET+ 製程技術，此測試晶片展現更佳運算能力與功耗表現 |
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Mentor增強對TSMC 7 奈米製程初期設計開發 (2016.03.28)
Mentor Graphics公司宣佈，藉由完成TSMC 10奈米FinFET V1.0認證，進一步增強和優化Calibre平台和Analog FastSPICE (AFS) 平台。此外，Calibre 和 Analog FastSPICE 平台已可應用在基於TSMC 7 奈米 FinFET 製程最新設計規則手冊 (DRM) 和 SPICE 模型的初期設計開發和 IP 設計 |
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Mentor協助三星代工廠10奈米FinFET製程優化工具和設計流程 (2016.03.11)
Mentor Graphics公司（明導）宣佈與三星電子合作，為三星代工廠10奈米FinFET製程提供各種設計、驗證、測試工具及流程的優化。其中包括Calibre物理驗證套件、Mentor Analog FastSPICE（AFS）平台、Olympus-SoC數位設計平台和Tessent測試產品套件 |
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Cadence獲台積公司頒發兩項年度最佳夥伴獎 (2015.10.01)
全球電子設計創新廠商益華電腦（Cadence）宣布，該公司已在今年的台積公司開放創新平台（OIP）生態系統論壇上獲頒兩項台積公司年度最佳夥伴獎（TSMC Partner of the Year） |
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Cadence數位與客製/類比工具通過台積電10nm FinFET製程認證 (2015.04.13)
益華電腦（Cadence）的數位與客製/類比工具軟體已通過TSMC台積公司最新10奈米FinFET製程技術的設計參考手冊（Design Rule Manual, DRM）與SPICE模型認證。
Cadence客製/類比和數位設計實現與signoff工具已獲台積電高效能參考設計認證，能夠為客戶提供在10nm FinFET製程上最快速的設計收斂 |
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海思半導體擴大採用Cadence工具與IP進行先進製程FinFET設計 (2014.12.17)
全球電子設計創新廠商益華電腦（Cadence）宣布，通訊網路與數位媒體晶片組解決方案供應商海思半導體（HiSilicon）已簽署合作協議，將於16奈米FinFET設計領域大幅擴增採用Cadence數位與客製/類比流程，並於10奈米和7奈米製程的設計流程上密切合作 |
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ARM與台積合作採用10奈米FinFET製程產出64位元處理器 (2014.10.02)
ARM與台積公司共同宣布一項為期多年的合作協議，雙方將針對台積公司10奈米FinFET製程技術提供ARMv8-A處理器IP的最佳解決方案。基於ARM與台積公司從20奈米系統單晶片（SoC）技術至16奈米FinFET技術在製程微縮上的成功合作經驗，雙方決定在10奈米FinFET製程上再度攜手合作 |
