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互連匯流排的產品生命週期（上） (2022.03.01)
本文探討這些流程演變，以及從SystemC效能分析探索互連匯流排架構的生命週期，藉以透過通用型PSS流量產生器進行確認與驗證。 |
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Mentor為Verification Academy新增SystemVerilog課程和圖案庫 (2016.08.10)
Mentor Graphics公司為Verification Academy增加全新SystemVerilog課程和圖案庫以?明驗證工程師提高專業技能、生產率及設計品質。針對 UVM 驗證的 SystemVerilog 物件導向程式設計 (OOP) 課程由一位業內資深的 SystemVerilog 專家開發，可幫助工程師擴展 SystemVerilog 技能並在新概念、新技術與新方法方面保持與時俱進 |
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Mentor推出原生完整的UVM SystemVerilog記憶體驗證IP庫 (2016.03.09)
Mentor Graphics（明導）推出首個完全原生的UVM SystemVerilog記憶體驗證IP庫，該記憶體驗證IP庫可用於所有常用記憶體設備、配置和介面。Mentor在目前已可支援60多種常用外設介面（commonly used peripheral interfaces）和匯流排架構的Mentor驗證 IP（Mentor VIP）庫中新增了 1600多種記憶體模型 |
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IP授權崛起 EDA深耕驗證市場 (2015.10.13)
近年來，EDA業者都認定了驗證流程是相當重要的市場，
理由在於眾家晶片業者所投入的成本也愈來愈高，
背後的原因在於IP授權業者的興起，
再加上先進製程的緣故所導致 |
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思源新版VERDI偵錯軟體可完全支援UVM (2011.05.11)
思源科技（Sprintsoft）於日前宣佈，旗下Verdi自動化偵錯系統開始完全支援Universal Verification Methodology (簡稱UVM)。Verdi軟體在既有的HDL偵錯平台上新增全新的UVM原始碼與交易層訊息紀錄功能，讓工程師們能將複雜的SystemVerilog testbench結構具象化，以便輕鬆地進行先進系統晶片裝置測試的偵錯工作 |
