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Cadence Incisive 13.2平台建立SoC驗證效能與生產力標準 (2014.01.16)
益華電腦(Cadence Design Systems)發表全新版本的Incisive 功能驗證平台，為整體驗證效能與生產力(productivity)再度建立新標準。針對IP區塊到晶片(block-to-chip)與系統晶片(SoC)驗證挑戰，Incisive 13.2 平台提供兩具引擎和更多的自動化功能實現非常快速的效能，加速SoC驗證收斂 |
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EDA雙雄強攻驗證領域 (2013.11.26)
隨著年度即將進入下半年，一如往常，EDA（電子設計自動化）大廠也會有較為積極的動作，除了Cadence開始佈局生態系統外，在產品佈局上也開始往驗證領域有所著墨，巧的是 |
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邁入25年 Cadence深化夥伴關係 (2013.11.18)
如果你對於全球半導體產業有一定程度的了解，相信對於EDA（電子設計自動化）領導業者Cadence（益華電腦）並不陌生。在過去這幾年的時間，Cadence相較於其他主要業者新思科技或是明導國際 |
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ST、ARM和Cadence攜手 提升ESL工具互通性 (2013.08.05)
意法半導體、ARM和Cadence Design Systems宣佈，三方已向Accellera系統促進會（Accellera Systems Initiative）的SystemC語言工作小組提議了三個新的技術方案。此次的三方合作將進一步提高不同模型工具之間的互通性，滿足電子系統層級（ESL，Electronic System-Level）設計的要求 |
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Cadence益華電腦運用EAD專屬的全新Virtuoso大幅加速晶片設計 (2013.07.22)
台灣新竹 — 為客製IC實現更高的設計團隊生產力與電路效能，益華電腦(Cadence Design Systems)今天發表開創性為客製設計方法所設計的Virtuoso Layout Suite EAD (Electrically Aware Design) |
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創意電子採用益華電腦解決方案成功地實現了20奈米SoC測試晶片試產 (2013.07.22)
全球電子設計創新領導廠商益華電腦(Cadence Design Systems)宣布，設計服務公司創意電子(Global Unichip Corporation，GUC)運用Cadence Encounter 數位設計實現系統(Digital Implementation System，EDI)與Cadence Litho Physical Analyzer，成功地完成了20nm系統晶片(SoC)測試晶片的試產 |
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生態系統建立很簡單？ 徐季平：其實，不容易 (2013.07.19)
近年來，EDA（電子設計動化）大廠Cadence與晶圓代工龍頭台積電及處理器IP龍頭ARM在先進製程上屢有斬獲，從28奈米、20奈米再到16奈米FinFET製程，Cadence都有相當不錯的成績，而Cadence所倚靠的，就是透過與領導業者們的合作，來形成完整的生態系統，以達到共存共榮的境界 |
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Imagination持續強化生態系 (2013.06.28)
隨著先進製程技術的不斷演進，所面臨到的設計以及技術挑戰日增月益，IP供應商唯有不斷持續拓展與生態系合作夥伴之間的關係，才能開發出最佳化的產品。身為國際第三大SIP公司的Imagination Rechnologies，在完成MIPS併購後，除了能夠增強工程方面的能力之外，更有助於開拓新的市場（包括儲存、網路連結、基礎架構、M2M等相關應用） |
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Cadence：與合作夥伴之間的「信任度」得來不易 (2013.06.19)
沒有任何公司可以獨自實現16/14nm FinFET設計，
必須仰賴協作式的生態系統，由EDA商、IP商、晶圓廠商，
一起迎向FinFET設計與製造挑戰。 |
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益華電腦與台積公司強化在16奈米 FinFET製程技術設計基礎架構上的合作關係 (2013.04.13)
全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)宣布與台積公司簽署一份為期多年的協議，針對行動、網路架構、伺服器與FPGA應用軟體的先進製程設計，開發16奈米FinFET技術專屬設計基礎架構 |
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16nm/14nm FinFET：開闢電子技術新疆界 (2013.03.27)
FinFET技術是電子業界的新一代先進技術，是一種新型的多重閘極3D電晶體，提供更顯著的功耗和效能優勢，遠勝過傳統平面型電晶體。Intel已經在22nm上使用了稱為「三閘極(tri-gate)」的FinFET技術，同時許多晶圓廠也正在準備16奈米或14奈米的FinFET製程 |
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Cadence 宣布收購IP商 Tensilica (2013.03.13)
電子業又有一起併購案，EDA大廠Cadence昨(3/12)宣佈，，以約3億8千萬美元的現金收購IP供應商Tensilica達成了一項最終協議。Cadence表示，Tensilica在行動無線、網絡基礎設施、汽車訊息娛樂和家庭應用等各方面，提供了針對優化嵌入式資料和訊號處理的可配置資料平面處理單元，這些技術將進一步擴展Cadence的IP產品組合 |
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14奈米 Cortex-A7處理器試產啟動！ (2012.12.24)
ARM與益華電腦(Cadence Design Systems, Inc.)今天宣布，第一個高效能ARM Cortex-A7處理器的14奈米測試晶片設計實現投入試產，預計將生產出高效低功耗的ARM處理器，且藉由Cadence RTL-to-signoff流程精心設計 |
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三星14nm製程技術 Tape Out完成 (2012.12.23)
即使三星電子最近被採用Exynos系列處理器之行動裝置產品疑似存在著安全漏洞問題搞的烏煙瘴氣，但在邁向14奈米製程技術之路一樣沒有任何懈怠。繼格羅方德半導體以及英特爾後，三星也向外界宣布採用14奈米製程技術之行動晶片測試成功，該行動晶片不管是針對動態功耗以及漏電率方面皆有明顯改善 |
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益華電腦宣布14奈米測試晶片投入試產 (2012.11.21)
益華電腦(Cadence Design Systems, Inc.)宣布，配備運用IBM的FinFET製程技術而設計實現之ARM Cortex-M0處理器的14奈米測試晶片投入試產。成功投產歸功於三大技術領袖的密切協作，三大廠商聯手建立了一個生態體系，在以FinFET為基礎的14奈米設計流程中，克服從設計到製造的各種新挑戰 |
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運用FinFET技術 14奈米設計開跑 (2012.11.16)
雖然開發先進微縮製程的成本與技術難度愈來愈高，但站在半導體製程前端的大廠們仍繼續在這條道路上努力著。Cadence日前宣布，配備運用IBM的FinFET製程技術而設計實現之ARM Cortex-M0處理器的14奈米測試晶片已投入試產 |
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Open-Silicon在ARM 雙核心Cortex-A9處理器達到2.2 GHz效能 (2012.11.15)
益華電腦(Cadence Design Systems, Inc.)宣布，Open-Silicon半導體設計與製造公司善用Cadence Encounter RTL-to-signoff流程的創新，在ARM 雙核心Cortex-A9處理器的28奈米硬化上達到2.2 GHz效能。
Open-Silicon運用以行動運算應用為目標的處理器核心專屬的最新Encounter Digital RTL-to-signoff產品，包括RTL Compiler-Physical (RC-Physical)與Encounter Digital Implementation (EDI)系統 |
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Cadence 3D電路技術獲台積電EDA合作夥伴獎 (2011.12.04)
Cadence Design於日前宣布，該公司憑借3D集成電路技術而榮膺台積電頒發的台積電電子設計自動化合作夥伴獎。
隨著電子產業進入可攜式設備新紀元，3D集成電路技術將推動集成電路和封裝技術發展，進一步提高集成電路的性能並降低集成電路的功耗、尺寸和重量 |
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創意與Cadence相輔相乘 實現ASIC設計最佳化 (2009.09.14)
益華電腦（Cadence）宣布，創意電子（Global Unichip ）將以CPF為基礎的Cadence低功耗解決方案，整合至其PowerMagic設計方法中，協助客戶將複雜的低功耗ASIC設計實現最佳化。
創意電子在PowerMagic設計方法 |
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矽統科技宣佈加入Power Forward Initiative協定 (2009.03.13)
矽統科技(SiS)宣布已加入Power Forward Initiative (PFI)，並計劃提供以通用功率格式(CPF)為基礎的設計解決方案，滿足晶片組、主機板、參考設計與系統客戶的需求。
矽統科技運用Cadence益華電腦低功耗解決方案，能夠將邏輯設計、驗證與設計實現技術整合到通用功率格式中 |
