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摩尔定律碰壁 成本为选择先进封装制程的关键考量
【东西讲座】活动报导

【作者: 劉昕】2022年07月29日 星期五

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先进制程,乃至於先进封装是目前晶片设计的一大难题,尤其是其中的寄生效应与讯号完整性的挑战,一直困扰的晶片开发者。本场东西讲座特别邀请益华电脑(Cdence System)分享其经验与观点,并由技术经理连俊宪先生亲赴现场,一解先进封装发展的各项棘手难题。活动除了深度剖析晶片封装技术趋势与对策之外,更与亲赴现场的开发业者广泛交流,共同讨论前景与挑战。



图一 : 本场东西讲座除了深度剖析晶片封装技术趋势与对策之外,更与亲赴现场的开发业者广泛交流,共同讨论前景与挑战。
图一 : 本场东西讲座除了深度剖析晶片封装技术趋势与对策之外,更与亲赴现场的开发业者广泛交流,共同讨论前景与挑战。

为何封装走向先进?摩尔定律是不是已经快要触及物理和经济的极限?连俊宪表示,第一个原因在於钱,虽然晶片制造商还能继续压缩电晶体尺寸,但制造先进晶片的成本一直在增加,包括制造上、验证与工具的开发,以平均良率而言,已不再符合成本效益。


连俊宪指出,成熟制程与先进制程的区分,通常以28奈米为界,而制造一个逻辑晶片所需成本,光5奈米与8奈米就将近十倍的差别,每单位的电晶体所得除以成本效益,已是无法因为微缩而得到好处了,除非特别应用,钱会造成在作选择先进制程上的考量。


尤其现今机器学习和AI技术为主要趋势,各种类型的庞大资料运算中,共同点就在於记忆体墙(The Memory Wall)瓶颈,即晶片记忆体大小和速度,无法赶上电晶体成本和数量的提高。


当AI运算需求远高於记忆体频宽时,大大限缩所有的处理器设计,这使得7奈米及更小的IC设计变得复杂且昂贵,为解决此问题,各大业者相继提出超越摩尔(More than Moore)或摩尔以外的定律。


为了降低人工学习造成的利润损失,因此系统需要更有力地存取记忆体,RRAM和碳奈米管(CNT)的垂直建构,形成具有逻辑层和记忆体层交错的密集3D电脑架构,使用先进3D整合,使得资料专注於记忆体运算概念,解决通讯的瓶颈。



图二 : 全球电子设计领导商益华电脑技术经理连俊宪
图二 : 全球电子设计领导商益华电脑技术经理连俊宪

「异质整合封装」技术成为产业的主流趋势

在同一封装中将晶片做3D立体堆叠,和整合多小晶片(Multi-Chiplet)系统2.5D封装,已经成为新的解决方案,不仅降低成本高昂、过度设计与功耗,更提高了设计功能和性能。具备异质整合封装技术能力,被视为半导体产业发展延续摩尔定律的动能。


异质整合(Heterogeneous Integration),是指透过 2.5D 及 3D 等多维度空间设计,将多个不同性质的电子组件,整合到更高层次的系统级封装(System in a Package,SiP),不同於以往传统封装,封装范围已不仅限个别晶粒,整体性能提升,为一个具有多功能高阶晶片。


作为半导体上游,美国EDA工具软体与工程服务领先供应商益华电脑(Cadence),主要提供晶片设计所需的软硬体、积体电路设计(IC Design)、系统单晶片(SoC),以及印刷电路板(PCB)所需的软体工具与矽智财(IP),涵盖类比/数位/混合、验证、封装设计等各大领域。


Cadence推出新一代Integrity 3D-IC平台,透过统一的阶层式数据库,利用数位、类比、封装技术、系统规划、设计流程实现、签核技术、准确早期分析和智慧实体验证反??的整合型解决方案,实现异质与同质2.5D和3D立体堆叠设计,提供由3D-IC系统驱动的PPA,显着提高了3D-IC设计的生产力。


Integrity 3D-IC平台具有以下几个关键功能:单一整合系统资料库、高容量、支援所有类型处理晶圆代工厂的3D-IC堆叠、强大的跨平台协同设计功能、优异的流程管理器、独特阶层规划和优化能力;用於早期功率热分析、跨晶片静态时序分析和晶片间物理几何结构验证。


另外包括,透过内建TCL的即时直接整合功能与Innovus实现系统合作,完成设计堆叠管理、从晶片到封装讯号对应,以及先进凸块和矽穿孔封装规划;拥有强大的2D到3D晶片分割探索流程,可透过记忆-逻辑功能电路和逻辑-逻辑功能电路,进行同质堆叠晶片探索。


连俊宪在3D-IC设计上归纳出8大需求,分别为系统级探勘、规划3D楼层配置图、实施、萃取与分析、可测试性设计、积体电路封装协同设计、弹性的生态系统、3D-IC标准。而先进封装需要处理与面对的事情,包括跨领域协同整合、系统及验证分析、矽基封装技术等3大项。


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