采用矽穿孔(TSV)的2.5D或3D IC技术，由于具备更佳的频宽与功耗优势，并能以更高整合度突破制程微缩已趋近极限的挑战，是近年来半导体产业的重要发展方向。在产业界的积极推动下，3D IC已从概念逐渐成为事实，预计将于二至三年后进入量产阶段，必将成为未来市场的重要游戏改变者。

TSV 3DIC市场逐步起飞

在日前举行的Cadence使用者会议(CDNLive)与Semicon Taiwan活动上,包括台积电、联电、日月光、Xilinx等大厂都释出了表示3D IC即将迈入量产的讯息。

其中，积极以自有CoWoS技术抢市的台积电预计在今年十月就将发布1.0版的设计套件与PDK，试产时程订于今年第四季，明年第四季可望开始正式投产。台积电更以今年将是台积电3D IC制造元年，来宣告此技术已获得重大进展。

日月光集团总经理暨研发长唐和明则表示，高阶产品朝2.5D/3D IC移转已势在必行，过去几年来，此技术在IC设计、晶圆、封测等各领域均有显著进展，预计量产时程为2014~2015年，应用将逐步兴起。

图一 : 随着3D异质堆栈技术的成熟，将使半导体产业打破摩尔定律的制约，开创出更宽广的创新应用与技术。

联电是以Via-middle制程为基础，从今年初开始进行TSV制程最佳化，预计今年底便可进行产品级的封装与测试以及可靠性评估。

而已经率先发表2.5D FPGA技术的Xilinx，该公司资深副总汤立人也表示，这款在单一封装中整合4颗28奈米FPGA、总电晶体数高达68亿个的元件，预计明年上半年就可正式量产。

从这些一线大厂的动态，我们可以看出，3D IC时代的确即将来临！

3D IC在行动市场深具潜力

根据市场研究机构Yole Development发布的数据，全球3D TSV晶片市场规模将从2011年的27亿美元，到2017年成长至380亿美元(不包含2.5D)，占整体市场的9%。目前的产值主要是来自低阶的CMOS感测器、MEMS等应用，仍以8吋3D晶圆封装为主，尚未移转至12吋。

Yole Development估计，2017年全球3D TSV半导体的封装和测试市场将达到80亿美元，其中约有38亿美元是与TSV蚀刻、填充、接线、凸块、测试等中段制程业务相关。而后段的3DIC模组测试业务也将会达到46亿美元，是封测厂商未来重要的成长契机。

目前，采用2.5D技术的FPGA元件已经朝向商业化，而在美光、三星、海力士等各家厂商的积极推动下，异质记忆体堆叠可望将于伺服器和高效能运算(HPC)市场率先导入，Yole Development认为明年将会是3DIC真正大量应用起飞的开始。

3D IC的真正重点在于将记忆体与逻辑IC堆叠在一起，以取得更佳的效能、尺寸、以及功率优势，这块领域将是未来五年3DIC市场最重要的推动力量。不过，业界瞩目的TSV 28奈米行动应用处理器，可能要到2014至2015年才会在wide I/O介面广泛采用后，而开始有大量应用。

有鉴于行动市场的强劲成长动能，这也是台积电和三星积极抢夺市场的首要战场，希望透过整合从前端制造到后端封测的垂直式整合作业方式，以满足高通、NVIDIA、Broadcom等一线晶片设计业者的需求。

在Semicon Taiwan的3D IC论坛中，有与会来宾透露，三星明年的智慧型手机就将搭载采用TSV技术的3D IC，能以其集团的垂直整合优势，带来更佳的系统效能表现。

不过，即使技术陆续到位，但目前整体供应链还是非常分散，需进一步的整合，同时到底未来何种3DIC的业务模式会胜出，态势也尚未明朗。产业生态系统还需要一段时间的发展，才会更臻成熟。

业务模式之争　仍未明朗

看好3DIC市场的发展前景，晶圆厂和封测业者均加码投入，同时依via-first/via-middle/via-last不同的TSV制程技术，出现了多种不同的业务模式。

像台积电的CoWoS技术，强调一条龙式的制程，提供从前端到后端的完整服务，而联电的via-middle技术，则是藉由与封​​测厂的伙伴关系，共同提供服​​务。

这两种模式，就技术、服务效率来看，各有其优缺点。站在无晶圆设计业者的立场，via-last能带来更佳的供应链管理灵活性，不会被单一业者绑住，也能有更多元的方案可选择。但另一方面，在晶片品管、责任归属方面，有可能会造成更多的困扰。

Yole Development则认为，采用「via-middle」模式的记忆体和逻辑IC堆叠将成长最快。

日月光研发中心副总经理洪志斌也指出，以目前的2.5D中间插件(interposer)供应为例，就有晶圆代工、封测厂、结合两者，以及独立供应商的不同业务模式。晶片客户也会在不同的业务模式间移转，并没有明确的主流态势出现。

这些都是产业链在朝成熟发展过程中，尚待克服的问题，包括生态系统、合作关系、竞争模式都还在摸索阶段。此外，目前3D IC的成本仍高，有赖共通标准、代工厂间互通性的建立，才有可能以更佳的成本效益与效能，推动更广泛的采用。而在技术成熟度方面，众所瞩目的3D IC异质堆叠在微凸块/TSV、热传、TSV元件应力、3D制程开发套件、晶片间介面、测试等各个领域也都还待解决。

尽管挑战仍在，但我们看到了3D IC技术的显著进展，已经从概念成为可行的商业化产品。未来，随着3D异质堆叠技术的成熟，将能使半导体产业完全打破摩尔定律的制约，反而可以开创出更宽广的创新应用与技术，这样的前景的确令人期待。

图二 : 3D TSV组件占半导体市场比例将于2017年达到9%，规模为380亿美元。数据源:Yole Development, 2012/7

力抗三星 台积电晶圆封测一手抓

为抗拒三星和Intel跨足晶圆代工的竞争，以及从三星手上抢下苹果处理器（A7）的订单，台积电近年来跨业整合的策略明确，从入股Mapper、ASML等半导体设备商，转投资创意电子，扩大晶圆代工事业，到布建逾400人的封测团队，不断出手进行一条龙事业体的布局。

事实上，跨业整合已是台积电维持龙头地位不得不走的路，因为下一个半导体业竞赛的技术已非对晶片集积度进化的追逐，比得是谁能最有效率且最有弹性地实现3D IC产品。目前，三星在这个领域站在领先地位，据分析也是台积电无法吃下苹果A6晶片的主因之一。

由于3D IC横跨晶圆及封测业两端，因而衍生出via-first/via-middle/via-last等不同的TSV制程技术，以及多种不同的业务模式。不过，透过整合从前端制造到后端封测的垂直式整合作业方式，已是三星和台积电很清楚要走的路。

针对3D IC，台积电端出的菜称为CoWoS（Chip on Wafer on Substrate），就是将逻辑晶片和DRAM放在矽中介层（interposer）上面，然后封装在基板上，这个架构属于2.5D IC封装架构。对于台积电跨足到封测领域，负责「CoWoS」制程研发的台积电资深处长余振华曾经指出：「最重要的理由是，封测业已经跟不上晶圆代工的脚步了。」

余振华这么说的理由，除了3D IC必须跨领域设计外，对于先进制程的良率控制上，晶圆与封测分家的生产体系​​，容易造成责任不易厘清的问题。因此希望透过一条龙的服务方式来担起所有的风险，也能满足Apple这个潜在大客户及现有主力客户包括Xilinx、AMD、NVIDIA、Qualcomm、TI、Marvel、Altera等对2.5D IC的迫切需求。

当然，台积电此举也对日月光、矽品及力成等一线封测厂造成很大的压力。为了力扫市场对封测业将流失地盘的说法，日月光及矽品皆强调，在先进高阶封测制造不会缺席；力成则决定舍弃2.5D直接跨入3D IC，率先导入应用在记忆体DRAM产品。 (CTIMES科技日报)