如果要替AI時代的基礎設施寫一句註腳，大概會是：「算力不怕多，怕的是塞車。」當GPU叢集橫向擴張、節點數翻倍，資料中心的瓶頸不再只在 TOPS，而是節點之間能不能「不流汗地對話」。銅線在短距離內堪用，但一旦速率衝上800G、1.6T甚至更高，電連結的損耗、熱與功耗就像三座小山，攔在系統擴張的國道交流道口。

於是，光上場了—不是熟悉的可插拔模組那種「外掛型光」，而是把光直接搬進晶片周邊甚至封裝內部的「矽光子」與「近身光學」（CPO、Optical I/O）路線，準備重寫連結的物理學設定檔。

技術圖譜：從可插拔到「近身光學」

矽光子不是新名詞，關鍵在於它把調變器、分光器、波導、檢測器等光學元件，與CMOS製程相容地整合在同一平台，讓光走入矽。典型元件組合包括：MZI或微環調變器（ring modulator）、鍺（Ge）光檢測器、矽波導與耦合器；雷射多半仍以III-V外掛或異質整合方式供光。當速率朝200G PAM4/λ前進、通道數疊上去，整體功耗密度與I/O面積就是成敗分水嶺—也因此才有「把光靠近交換器或處理器」的CPO概念，以及更進一步把光I/O做成晶粒（chiplet）與SoC串接的Optical I/O路線。

在供應鏈層面，兩條平台化路徑特別值得注意：其一是晶圓代工把SiPh納入標準工藝堆疊，提供設計套件與IP，如GlobalFoundries的Fotonix/45SPCLO，把RF/Analog與SiPh單晶片整合，縮短量產路徑；其二是IDM／生態系業者推出可重複使用的光I/O晶粒與外掛光源，主打低功耗、高頻寬、低延遲的「系統級I/O升級」。前者降低「造晶之痛」，後者則加快系統設計導入速度。

圖一 : 矽光子關鍵在於把調變器、分光器、波導、檢測器等光學元件，與CMOS製程相容地整合在同一平台，讓光走入矽。

應用現況：AI叢集成為增長引擎

AI訓練叢集的網路側早已跨過800G，正走向1.6T與更高密度的背板／機櫃互連。無論是交換器ASIC還是GPU 直連，都面臨功耗牆與走線損耗的雙重壓力。因此，我們看到幾條「上量」跡象：其一，CPO被明確納入主流供應商的產品規畫時間表；其二，Optical I/O 晶粒宣布支援UCIe等標準化介面，訴求讓SoC把銅I/O直接換成光I/O；其三，雲端與加速計算巨頭在公開場合強調「光將成為下一代資料中心的必要條件」。當路線圖從1.6T端口推進到高達3.2T的封裝級光引擎時，傳統可插拔的能效與機構彈性就顯得吃力。

產業動向亦在加速聚攏：NVIDIA於技術分享中強調微環調變器的高密度優勢，標註以每波長200Gbps PAM4為目標，並將CPO列為2026年前後世代系統的關鍵構成；Ayar Labs等業者則推出 8 Tbps 等級的 UCIe光晶粒與16波長共用光源，明示「把光當成I/O」的系統級設計方法學。這些訊號與其說是新品發布，不如說是「設計規則」的變更通知：未來的叢集規模，離不開矽光子的功耗與密度優勢。

平台與生態：代工、IP與系統三方合奏

代工的角色在SiPh世代變得更接近「系統設計的放大器」。TSMC近年釋出包含光耦合、外掛光源接口與先進封裝協同設計的藍圖（如 COUPE、生態計畫與iOIS架構），意在把SiPh、CPO與先進封裝（InFO/CoWoS/晶粒）串成一個可工規化的路徑；TrendForce亦指出TSMC在SEMICON展會上進一步揭露CPO量產節點，意味著「設計工具鏈＋製程＋封裝」的三位一體正在成形。GlobalFoundries則透過Fotonix強化「可量產的標準化光子製程」，輔以MPW與設計資源降低進場門檻。

同時，系統與GPU廠在生態戰上也沒有手軟。除了技術路線公開化，我們看到並購與投資加速：AMD收購Enosemi補齊光子整合IP，並據報在台灣建立矽光研發樞紐，這既是產品佈局，也是「人才與供應鏈靠攏」的訊號。對於要在2026年後與NVIDIA同場競速的玩家，光學互連顯然已是攻防必修學分。

商業化節奏：從先鋒部署到規模化

就時間軸來看，2024~2025年是示範與早期部署階段：800G/1.6T連結開始導入CPO與光I/O，先在高端交換器與AI訓練叢集試點；2026–2027年，隨製程成熟與成本曲線下滑，擴大部署將推動市場曲線轉折；更長期（2030年前後），CPO與光I/O可能在部分場景取代高階可插拔光模組成為主流。各研究機構對市場規模的預估有所差異，但共識是「高雙位數年複合成長」以及北美資料中心率先放量。對硬體採購決策者來說，這是一場「功耗/密度/可維護性」的多目標優化—而光學的能效優勢，會在機櫃密度與電費上體現成實打實的 TCO。

圖二 : CPO可讓電訊號的速度與功耗表現全面升級。

關鍵挑戰：光與電的「雙棲婚姻」考題

1) 光源整合與耦合損耗。今天多數設計仍使用外掛或共用的III-V連續波光源（如SuperNova），如何在封裝距離內把光高效率地送進矽波導、並控制溫漂，是直接影響鏈路預算與良率的第一要務。異質整合式雷射雖美好，但工藝與可靠度尚需時間沉澱。

2) 調變器密度與熱設計。微環調變器密度高、能效佳，但對溫度敏感；MZI穩定度好、體積與功耗卻偏大。當每波長200G PAM4、通道數再倍增，封裝內的熱場分佈與溫控策略（微型加熱器、校準環）就成為系統工程的重中之重。

3) 先進封裝與測試。CPO/Optical I/O把「光」帶進了OSAT的節拍：對準精度、光學接口、晶粒堆疊與光纖管理都要求新的量測與自動化流程。更關鍵的是「Known Good Die/Light」的定義與驗證：如何在出貨前確保光晶粒與光源的長期穩定，是成本結構的隱形變數。

4) 標準化與互通。UCIe/BoW等晶粒互連標準已逐漸成熟，但「光版UCIe」的實作細節（例如時脈恢復、誤碼率、鏈路訓練、管理通道）仍在收斂中。沒有互通，就沒有真正的生態規模。

5) 成本與良率學習曲線。任何從「可插拔」轉向「封裝內」的技術，前期都會遇到成本躍升與產能可預測性問題；唯有當設計工具鏈、製程與測試三方形成正回饋，成本曲線才會按摩爾式的節奏滑落。從產業實務看，2026–2027年將是能否跨過「單位比特成本優勢拐點」的決勝期。

策略建議：在不確定中把握確定性

對雲端服務商與大型企業使用者：短期可在高密度機櫃/交換器節點以「混合部署」方式試點CPO/Optical I/O，聚焦機櫃功耗、冷卻成本與線纜管理簡化帶來的TCO實益；中期逐步導入支援光I/O的GPU/加速器平台，把光從機櫃邊緣推進到封裝邊緣。

對晶片設計公司：及早把光I/O視為「架構級元件」而非周邊，建立與代工/OSAT/光學供應鏈的協同PDK與測試規格，並預留UCIe光域與管理通道的設計空間。當AI叢集的網路/記憶體牆與冷卻牆同時逼近，能效與延遲將成為競爭力比電晶體數更能說服採購的指標。

對台灣供應鏈：TSMC的平台化與本地科研人才密度，讓台灣有機會在「SiPh+先進封裝+晶粒生態」上扮演樞紐。無論是耦合結構、光封裝治具、光纖/MT插針、或量測自動化設備，都是可切入的利基點。近期國際大廠在台布局矽光研發，也是一記清楚的產業羅盤。

結語：把「I/O」當成產品力，而不只是規格

AI的算力曲線還會往上拱，但真正決定系統邊界的，越來越不是核心的FLOPS，而是邊緣的 I/O—能不能用更少的瓦數、在更短的距離內，搬運更多的bit。矽光子與CPO/Optical I/O的價值，正在於把I/O從「被動配角」變成「主動架構」。當我們把光拉到晶片身邊，等於把系統的對話方式升級了一個層級。這不是「是否導入」的選擇題，而是「何時、在哪些節點先導入」的時間題。等到大家都換上光驅動的語法時，還在計較銅線的逗點，就真的會慢半拍了。