先進製程，乃至於先進封裝是目前晶片設計的一大難題，尤其是其中的寄生效應與訊號完整性的挑戰，一直困擾的晶片開發者。本場東西講座特別邀請益華電腦（Cdence System）分享其經驗與觀點，並由技術經理連俊憲先生親赴現場，一解先進封裝發展的各項棘手難題。活動除了深度剖析晶片封裝技術趨勢與對策之外，更與親赴現場的開發業者廣泛交流，共同討論前景與挑戰。

圖一 : 本場東西講座除了深度剖析晶片封裝技術趨勢與對策之外，更與親赴現場的開發業者廣泛交流，共同討論前景與挑戰。

為何封裝走向先進？摩爾定律是不是已經快要觸及物理和經濟的極限？連俊憲表示，第一個原因在於錢，雖然晶片製造商還能繼續壓縮電晶體尺寸，但製造先進晶片的成本一直在增加，包括製造上、驗證與工具的開發，以平均良率而言，已不再符合成本效益。

連俊憲指出，成熟製程與先進製程的區分，通常以28奈米為界，而製造一個邏輯晶片所需成本，光5奈米與8奈米就將近十倍的差別，每單位的電晶體所得除以成本效益，已是無法因為微縮而得到好處了，除非特別應用，錢會造成在作選擇先進製程上的考量。

尤其現今機器學習和AI技術為主要趨勢，各種類型的龐大資料運算中，共同點就在於記憶體牆（The Memory Wall）瓶頸，即晶片記憶體大小和速度，無法趕上電晶體成本和數量的提高。

當AI運算需求遠高於記憶體頻寬時，大大限縮所有的處理器設計，這使得7奈米及更小的IC設計變得複雜且昂貴，為解決此問題，各大業者相繼提出超越摩爾（More than Moore）或摩爾以外的定律。

為了降低人工學習造成的利潤損失，因此系統需要更有力地存取記憶體，RRAM和碳奈米管（CNT）的垂直建構，形成具有邏輯層和記憶體層交錯的密集3D電腦架構，使用先進3D整合，使得資料專注於記憶體運算概念，解決通訊的瓶頸。

圖二 : 全球電子設計領導商益華電腦技術經理連俊憲

「異質整合封裝」技術成為產業的主流趨勢

在同一封裝中將晶片做3D立體堆疊，和整合多小晶片（Multi-Chiplet）系統2.5D封裝，已經成為新的解決方案，不僅降低成本高昂、過度設計與功耗，更提高了設計功能和性能。具備異質整合封裝技術能力，被視為半導體產業發展延續摩爾定律的動能。

異質整合（Heterogeneous Integration），是指透過 2.5D 及 3D 等多維度空間設計，將多個不同性質的電子組件，整合到更高層次的系統級封裝（System in a Package，SiP），不同於以往傳統封裝，封裝範圍已不僅限個別晶粒，整體性能提升，為一個具有多功能高階晶片。

作為半導體上游，美國EDA工具軟體與工程服務領先供應商益華電腦（Cadence），主要提供晶片設計所需的軟硬體、積體電路設計（IC Design）、系統單晶片（SoC），以及印刷電路板（PCB）所需的軟體工具與矽智財（IP），涵蓋類比/數位/混合、驗證、封裝設計等各大領域。

Cadence推出新一代Integrity 3D-IC平台，透過統一的階層式數據庫，利用數位、類比、封裝技術、系統規劃、設計流程實現、簽核技術、準確早期分析和智慧實體驗證反饋的整合型解決方案，實現異質與同質2.5D和3D立體堆疊設計，提供由3D-IC系統驅動的PPA，顯著提高了3D-IC設計的生產力。

Integrity 3D-IC平台具有以下幾個關鍵功能：單一整合系統資料庫、高容量、支援所有類型處理晶圓代工廠的3D-IC堆疊、強大的跨平台協同設計功能、優異的流程管理器、獨特階層規劃和優化能力；用於早期功率熱分析、跨晶片靜態時序分析和晶片間物理幾何結構驗證。

另外包括，透過內建TCL的即時直接整合功能與Innovus實現系統合作，完成設計堆疊管理、從晶片到封裝訊號對應，以及先進凸塊和矽穿孔封裝規劃；擁有強大的2D到3D晶片分割探索流程，可透過記憶-邏輯功能電路和邏輯-邏輯功能電路，進行同質堆疊晶片探索。

連俊憲在3D-IC設計上歸納出8大需求，分別為系統級探勘、規劃3D樓層配置圖、實施、萃取與分析、可測試性設計、積體電路封裝協同設計、彈性的生態系統、3D-IC標準。而先進封裝需要處理與面對的事情，包括跨領域協同整合、系統及驗證分析、矽基封裝技術等3大項。